具有突波消除的集成式锁相与倍增延迟锁定环路的制作方法
【专利摘要】本发明涉及一种相位延迟元件(420)，其耦合到多路复用器MUX(410)的输出及所述多路复用器的第一输入(466)。参考时钟线REF耦合到所述多路复用器的第二输入(406)。选择器(405)耦合到所述多路复用器的选择器输入。信号除法器元件(450)耦合到所述相位延迟元件的输出。可变延迟控制器(455)具有耦合到所述相位延迟电路(420)的VCOP输出(465)及所述除法器(450)的输出FBCLK_PREV的第一输入。集成式相位检测器与电荷泵元件(430)耦合到所述可变延迟控制器(455)的输出、所述选择器(405)以及所述除法器元件(450)的第一及第二输出。电容器(440)耦合到所述相位检测器与电荷泵元件(430)的输出及所述相位延迟元件(420)的控制器输入。
【专利说明】具有突波消除的集成式锁相与倍增延迟锁定环路
【技术领域】
[0001]本发明一股来说针对于一种延迟锁定环路，且更具体来说，涉及一种具有突波消除的延迟锁定环路。
【背景技术】
[0002]图1图解说明现有技术倍增延迟锁定环路(MDLL) 100。在DLL100中，参考时钟线101及反馈线103分别耦合到多路复用器(MUX) 110的第一及第二输入中。MUXllO的输出信号由选择器线105选择。MUXllO的输出线耦合到具有串联耦合相位延迟元件122、124及126的延迟电路120中。
[0003]延迟电路120的输出为DLL0UT160。DLL0UT160耦合到除法器电路(除以M) 150中。除法器电路150的输出耦合到相位检测器/电荷泵130的第一输入中。参考时钟线101还耦合到相位检测器/电荷泵130的第二输入中。相位检测器/电荷泵130的输出耦合到电容器140的阴极，电容器140的阳极耦合到接地。电容器140的阴极耦合到延迟元件160的信号输入。延迟电路160的延迟与跨越电容器140测量的电压成比例。
[0004]一股来说，MDLL100可用于通过采用除法器电路150来倍增参考源(即，参考时钟线101上的时钟信号)的频率。
[0005]MDLL胜过“锁相环路”(PLL)电路的主要优点为，在MDLL100内不对与“压控振荡器”相关联的噪声进行积分，且因此发生较低的“均方根”(RMS)抖动。
[0006]然而，MDLL100的缺点为，“静态相位偏移”抖动通常高于PLL。“静态相位偏移”一股可被界定为输入时钟信号(例如参考时钟线101上的输入时钟信号)的相位与DLL0UT160的对应相位之间的平均时间差。此静态相位偏移抖动可接着在MDLL100的输出处导致不合意的谐波，即，突波。
[0007]在现有技术中已采取针对减少“静态相位偏移”抖动的各种方法。一种方法为MDLL200的方法，例如在“具有_70dBc参考突波的01.8um CMOS中的基于DLL的可编程时钟倍增器(A DLL-Based Programmable Clock Multiplier inOl.8um CMOS with_70dBcReference Spur) ” (P.C.毛利克(P.C.Maulik)等人，IEEE JSSC，第 42 卷，第 I 期，2007 年8月)所描述。
[0008]在现有技术MDLL200中，取样与保持相位检测器260采用取样来帮助减少REF与FB路径之间的静态相位偏移。
[0009]而且，MDLL200采用自动归零跨导放大器270而非电荷泵。
[0010]而且，环路滤波器280耦合到自动归零跨导放大器270(而非电荷泵)的输出。取样与保持相位检测器260用于测量参考时钟与反馈时钟之间的极小相位误差。自动归零跨导放大器270用于进一步减少由于简单单端放大器中的输入偏移而引入的静态相位偏移。然而，以上技术的主要缺点为由于取样与保持及自动归零跨导放大器电路所致的额外复杂性及功率耗散。
[0011]图3图解说明尝试解决突波噪声的问题的替代现有技术MDLL300。此MDLL300论述于颁予阿里(Ali)等人的第2011/0109356A1号美国公开案“用于倍增延迟锁定环路的孔径产生电路(Aperture Generating Circuit for a Multiplying Delay-Locked Loop)，，中。MDLL300使用相位内插器来调整选择信号孔径以减少参考突波抖动。此方法的主要缺点为与使用内插器产生多个相位及用以挑选正确相位的额外逻辑相关联的复杂性及功率耗散。
[0012]因此，此项技术中需要解决与先前方法相关联的问题中的至少一些问题。
【发明内容】
[0013]第一方面提供:多路复用器；相位延迟元件，其耦合到所述多路复用器的输出及所述多路复用器的第一输入；参考时钟线，其耦合到所述多路复用器的第二输入；选择器，其耦合到所述多路复用器的选择器输入；信号除法器元件，其耦合到所述相位延迟元件的输出；可变延迟控制器，其耦合到:a)所述可变延迟控制器的输出；b)可变元件的至少一个输出。集成式相位检测器与电荷泵元件(PDCHP)耦合到至少:a)所述可变延迟控制器的输出山)所述选择器；c)及所述除法器元件的第一及第二输出。电容器耦合到所述I3DCHP的输出，其中所述电容器也耦合到所述相位延迟元件的控制器输入。
[0014]第二方面提供一种设备，其包括:多路复用器，其具有第一输入及第二输入，其中所述第一输入耦合到时钟参考线；相位延迟电路，其耦合到所述多路复用器的输出，其中所述相位延迟电路的输出耦合到所述多路复用器的所述第二输入。提供信号除法器元件，其耦合到所述相位延迟电路的所述输出，从所述相位延迟电路的所述输出产生经划分信号。
[0015]所述第二方面进一步提供可变延迟控制器，其具有:a)第一输入线，其耦合到所述信号除法器的输出，传达经划分信号；b)第二输入线，其中所述第二输入线将第一经划分信号的经相位延迟的经划分信号传达到可变除法器元件。提供选择器，其通过选择器线耦合到所述多路复用器，其中所述选择器在所述多路复用器的所述第一输入及所述第二输入当中进行选择。所述选择器采用至少:a)所述相位延迟电路的所述输出；b)所述经划分信号；c)所述经相位延迟的经划分信号，以在所述多路复用器的所述第一输入与所述第二输入之间做出所述选择。
[0016]所述第二方面仍进一步采用相位比较器元件，其耦合到:a)所述可变延迟控制器的输出山)时钟参考时钟线；c)所述信号除法器的输出线，其传达所述经划分信号；及(1)所述选择器线；其中相位检测器经配置以产生如从至少这四个线(a)-(d)的信号导出的相位检测器信号；及电流源，其耦合到所述相位比较器元件的至少一个输出，且其中所述电流源由所述相位检测器元件控制。所述相位延迟电路的相位延迟为由电流源产生的电流的函数。
[0017]第三方面提供一种设备，其包括:多路复用器，其具有第一输入及第二输入，其中所述第一输入耦合到时钟参考线；相位延迟电路，其耦合到所述多路复用器的输出，其中所述相位延迟电路的输出耦合到所述多路复用器的所述第二输入。提供信号除法器元件，其耦合到所述相位延迟电路的所述输出，从所述相位延迟电路的所述输出产生经划分信号。
[0018]所述第三方面进一步提供可变延迟控制器，其具有:a)第一输入线，其耦合到所述信号除法器的输出，传达经划分信号；b)第二输入线，其中所述第二输入线将第一经划分信号的经相位延迟的经划分信号传达到可变延迟控制器。提供选择器，其通过选择器线耦合到所述多路复用器，其中所述选择器在所述多路复用器的所述第一输入及所述第二输入当中进行选择。所述选择器采用至少:a)所述相位延迟电路的所述输出；b)所述经划分信号 '及c)所述经相位延迟的经划分信号，以在所述多路复用器的所述第一输入与所述第二输入之间做出选择。
[0019]所述第三方面仍进一步采用:相位比较器元件，所述相位比较器元件耦合到:a)所述可变延迟控制器的输出；b)时钟参考时钟线；c)所述信号除法器的输出线，其传达所述经划分信号；及(1)所述选择器线；其中相位检测器经配置以产生如从至少这四个线
(a)-(d)的信号导出的相位检测器信号；及电流源，其耦合到相位比较器元件的至少一个输出，且其中所述电流源由所述相位检测器元件控制。所述相位延迟电路的相位延迟为由电流源产生的电流的函数。
[0020]所述第三方面仍进一步包含:d)经反相输出选择信号。相位检测器元件耦合到:a)所述可变延迟控制器的输出；b)时钟参考时钟线；c)经划分信号线；及d)所述选择器线。所述选择器电路进一步包括:选择器存储器，其中:a)所述选择器存储器的第一输入耦合到逻辑高；及13)所述选择器存储器的时钟输入耦合到信号划分线；且对所述选择器存储器的清除是从在选择信号线上传达的信号导出的。
【专利附图】
【附图说明】
[0021]图1图解说明第一现有技术MDLL的实例；
[0022]图2图解说明第二现有技术MDLL的实例；
[0023]图3是第三现有技术MDLL的实例；
[0024]图4A是根据本申请案的原理构造的具有突波消除/减少的集成式MDLL的实例；
[0025]图4B是图4A的具有突波消除的MDLL内的各种信号的图解说明；
[0026]图5A更详细地图解说明图4A的可变延迟控制器的输入及输出；
[0027]图5B是可变延迟控制器的更详细图解说明；
[0028]图6是图4A的相位检测器、电荷泵及延迟电路的更详细图解说明；
[0029]图7A是图6的相位检测器元件的更详细图解说明；
[0030]图7B图解说明图7A的PCE的PCE驱动器的各种输入及输出；
[0031]图7C是相位控制元件的相位控制元件驱动器的输入及输出的图解说明；
[0032]图8A是图4A的选择器的输入及输出线的图解说明；
[0033]图8B是图4A的选择器的更详细图解说明；
[0034]图9是图4A的MUX410与延迟电路之间的耦合的一个实施例的图解说明；
[0035]图10是通过采用可变延迟控制器及其在图4A的MDLL的剩余部分中的支持电路实现的偏移消除如何减小偏移抖动的模拟的图解说明；
[0036]图1lA是从电路模拟器产生的与图6中的延迟调整电路相关联的时序图的图解说明；且
[0037]图1IB是与图6中的延迟调整电路相关联的时序图的图解说明，其展不当UP及DN路径转变时在SEL及VCOP信号的整个循环内的关系。
【具体实施方式】
[0038]图4A图解说明具有经减少或经消除突波的倍增延迟锁定环路(MDLL) 400的实施例。MDLL400包含具有第一输入及第二输入的多路复用器(MUX)410。MUX410的第一输入耦合到时钟参考线406。相位延迟电路420耦合到MUX410的SEL407输出。相位延迟电路420的输出465PLLOUT通过反馈线466耦合到MUX410的第二输入。
[0039]在MDLL400中，信号除法器元件450的输入耦合到相位延迟电路420的输出465。信号除法器元件450从相位延迟电路420的输出465产生经划分信号。短暂地转到图4B，其图解说明由除法器450接收的输出465( “0UTP3”)VC0P的实例。
[0040]在图4A中，MDLL400具有可变延迟控制器455。可变延迟控制器455具有:a)耦合到相位延迟电路420的VCOP输出465的第一输入。可变延迟控制器455还具有:b)用以接收第二输入线453的输入，其中所述第二输入线将也由信号除法器元件450产生的第一经划分FBCLK信号的信号FBCLK_PREV传达到可变除法器元件。
[0041 ] 图4B图解说明FBCLK信号451及FBCLK_PREV信号453的实例。在图4B中，VC0P465与FBCLK信号451或FBCLK_PREV453之间的除法器比率为18: I。在图4A中，可变延迟控制器455还具有经耦合PLL模式线463，其确定MDLL400是在PLL模式还是MDLL模式中操作。可变延迟控制器455进一步具有确保PDCHP430及所述可变延迟控制器仅在MUX410选择REF406时为作用的经耦合启用信号456，且还具有下文将更详细描述的输入经反相选择SELB408 信号。
[0042]在图4A中，选择器405通过选择器线407耦合到多路复用器410，其中选择器405在MUX410的第一输入406及第二反馈输入466当中进行选择。
[0043]选择器405采用至少:a)相位延迟电路420的跨越反馈线466传达的VCOP输出465，b)FBCLK_PREV经划分信号453，及c) FBCLK信号451，以在MUX410的第一输入与第二输入之间做出选择，如下文将更详细地描述。
[0044]在MDDL400的所图解说明实施例中，相位检测器元件(PD)及电荷泵(CP)两者集成到一个物理元件(PDCHP430)中。然而，在其它实施例中，相位比较器元件与电荷泵耦合，而不物理集成到一个物理元件中。
[0045]在MDLL400中，PDCHP430的相位比较器元件的第一输入耦合到a)可变延迟控制器455的输出线VC0P_DELAY457，b)PDCHP430的相位比较器的第二输入耦合到时钟参考时钟线406 ；c)PDCHP430的相位比较器元件的第三输入耦合到选择器线407 ;且13)?00^430的相位比较器元件的第四输入耦合到FBCLK线451。在MDLL400中，PDCHP430的相位检测器经配置以产生如从至少这四个线(a)-(d)的信号导出的相位检测器信号。
[0046]在MDLL400中，PDCHP430的电流源耦合到所述I3DCHP的相位检测器元件的至少一个输出，其中电流源由相位检测器元件控制，如下文将更详细地描述。相位延迟电路420的相位延迟为由H)CHP430的电流源产生的电流的函数。
[0047]更具体来说，电容元件440耦合到:Η)(?Ρ430的电荷泵的输出；及b)相位延迟电路420的控制输入，其中相位延迟电路420包括由电容元件440的电压控制的串联耦合的多个个别相位延迟元件421-423。
[0048] 一股来说，在MDLL400中，通过使用可变延迟控制器455在MDLL400中减少或消除MDLL中的静态偏移的问题。在反馈环路中控制可变延迟控制器455，所述反馈环路有助于确保选择器405的SEL信号的负边缘从VCO输出465的负边缘偏移90度。此条件有助于确保减少并最小化静态相位偏移，从而导致较低的参考突波。[0049]一股来说，MDLL400将通过施加到相位延迟电路420的电压执行压控相位延迟。所述电压源自来自roCHP430的电流，所述电流又源自VC0P465的各种经细分版本。然而，如下文将更详细地描述，代替地，每M个循环，MDLL400就借助使用从参考时钟406线接收的参考时钟自身进行重新校准。此重新校准MDLL400且减少抖动，借此减少MDLL400的谐波突波。
[0050]本申请案的原理依赖于SEL407信号与VC0P_DELAY457信号之间的相位关系以在处于MDLL模式中时最小化静态偏移抖动。所述电路还可在正常PLL模式与MDLL模式之间切换以对确定性(静态偏移抖动)与随机抖动进行折衷。选择器405选择参考时钟线，借此减少相位延迟电路的输出信号的静态相位偏移。
[0051]在另一实施例中，在PLL模式463中，可用信号通知MDLL400不针对抖动控制进行更新，而是始终保持在不更新DLL模式中。锁相环路模式线463耦合到可变延迟控制器455，且选择器405选择装置的输出类型。
[0052]图5A更详细地图解说明可变延迟控制器455的输入及输出。可变延迟控制器455具有输入:启用线456、从除以M元件450接收的FBCLK_PREV线453、从相位延迟电路420接收的VC0P465、PLLM0DE463、SEL线407及SELB线408。可变延迟控制器405接着采用这些各种信号并输出VC0P_DELAY信号457，VC0P_DELAY信号457接着被传达到图4A的H)CHP430以控制相位延迟电路420的相位延迟。
[0053]图5B更详细地图解说明可变延迟控制器455。
[0054]在可变延迟控制器455中，第一组FET开关510包含:a)第一 PFET开关512的栅极，其耦合到FBCLK_PREV信号453信号的经反相信号511 ；b)第二 PFET开关513的栅极，其耦合到SELB408 ;及c)第三PFET开关514，其耦合到相位延迟电路420的输出VC0P465。第一组FET开关510可充当电流源。
[0055]可变延迟控制器455进一步包括:第二组FET开关520，其包含:a)第一 NFET开关522，其耦合到相位延迟电路420的输出VC0P465 ；b)第二 NFET开关523，其耦合到选择器信号线407 ;及c)第三NFET524开关，其耦合到FBCLK_PREV453的输出。第二组FET开关520可充当电流吸收器。
[0056]第一组FET开关510及第二组FET开关520在VTUNE节点525处耦合在一起，更具体来说，第三PFET514的源极耦合到第一 NFET522的漏极。第一组FET开关510及第二组FET开关520中的每一 FET从VDDA到VSSA彼此源极到漏极地耦合。
[0057]在图5B的可变延迟控制器455中，在“或”逻辑532中对启用线456与PLLM0DE线463 一起进行“或”运算。“或”逻辑532的输出耦合到停用NFET536。停用NFET536具有耦合到VTUNE节点525的漏极及耦合到VSSA的源极。
[0058]耦合到VTUNE节点525的是电容器549的阴极，电容器549的阳极耦合到VSSA。电容器549的阴极接着耦合到PFET550的栅极，其充当可变电阻器，如下文将解释。耦合到PFET550的源极的是缓冲电路560，且缓冲电路560的输入为VC0P465，且缓冲电路560的输出为 VC0P_DELAY457。
[0059]可变延迟控制器455可如下工作。VC0P465在缓冲器560处接收，且在通过缓冲器560的延迟之后作为VC0_DELAY457输出。通过缓冲器560的延迟与跨越缓冲器560的每一个别FET的漏极到源极的电压成比例。跨越缓冲器560的每一个别FET的漏极到源极的电压与NFET550的等效电阻成比例地增加或减小，因为NFET550的漏极耦合到VDDA且缓冲器560的底部FET的源极耦合到VSSA。
[0060]NFET550的等效电阻又由其栅极电压驱动，所述栅极电压与在节点VTUNE549处实质上相同。在节点VTUNE469处的电压(如在电容器549的阴极处所接收)由第一组FET开关510 (电流源)及第二组FET开关520 (电流吸收器)驱动。
[0061]如果所有第一组FET开关510闭合，那么可变延迟控制器455的延迟增加，且其中如果所有第二组FET开关520闭合，那么可变延迟控制器455的延迟减小。
[0062]这是因为如果所有第一组FET开关510闭合，那么此将电容器549充电，这增加其电压，此增加到PFET550的栅极电压，这减小缓冲电路560的FETS上的源极到漏极电压。此增加信号从输入465到输出467的传播时间。
[0063]然而，如果所有第二组FET开关520均闭合，那么此将电容器549放电，此减小其电压，此减小PFET550的栅极电压，此增加缓冲电路560上的源极到漏极电压。此又减小信号从输入465到输出457的传播时间。
[0064]在可变延迟控制器455中，第一组FET开关510或第二组FET开关520的所有三个FET开关必须闭合以将VTUNE节点525充电或放电。此外，在第一组FET开关510中的FET开关为PFET且第二组FET开关520中的FET开关为NFTS时，其将不同时接通，因为其两者在第三PFET开关514及第一 NFET开关522两者的栅极上均接收到VC0P465。
[0065]VCOP信号465经延迟使得VCOP的下降边缘与SEL高脉冲的中心对准。此有助于保证UP及DN电流接通达相同时间且达到稳定操作点，从而最小化静态偏移。此将进一步图解说明于图1lA及IlB中。
[0066]图6更详细地图解说明耦合到相位延迟电路420的H)CHP430。PDCHP430包括相位比较器元件(PCE)693及经耦合相位检测器电流源(PDCS)695。作为输入耦合到相位比较器元件693的是FBCLK线451、REF时钟线406、VC0P_DELAY457及选择线407。
[0067]电荷增加线631将PCE693耦合到增加电流源698，且电荷减小线632将PCE693耦合到减小电流源(电流汲取)699。这些电流源698、699接着经由线431耦合到电容器440。具有根据由PCCS695供应或吸收的电流的可变电压的电容器440还耦合到相位延迟电路420的控制输入。在跨越电容器430的电压改变时，此改变施加到相位延迟电路420的控制输入的电压。这又影响相位延迟电路420对从MUX410接收的信号的相位延迟。
[0068]图7A更详细地图解说明图6的PCE693的一方面。接收为SEL407信号的补数的SELB408信号作为PCE693的MUX PCE701的第一输入。接收启用信号线456作为MUX PCE701的第二输入。PLLM0DE463由MUX PCE701用作输入选择信号。接着传达MUX PCE701的选定输出作为SELB_ENB703线信号。
[0069]在MUX PCE701中，如果PLLM0DE463在DLL上(即，等于O)，那么传达SELB作为SELB_ENB703。然而，如果PLLM0DE在PLL上(S卩，等于I)，那么传达ENB456信号。如果ENB456接通且PLLM0DE等于I，那么MDLL400作为PLL操作。然而，如果ENB465关断且PLLM0DE等于I，那么停用PLL。
[0070]图7B图解说明PCE693的PCE驱动器799的各种输入及输出。PCE驱动器799从MUX PCE701接收SELB_ENB703以在参考时钟线信号406及VC0P_DELAY线457当中进行挑选。作为输出，PCE驱动器799具有到电流源698的第一驱动器线631及到电流吸收器699的第二驱动器线632。
[0071]图7C更详细地图解说明PCE驱动器799。接收REF时钟线406及VC0P_DELAY线457以各自分别作为存储器元件、第一 D触发器701及第二 D触发器705处的输入。静态高信号源713耦合到D触发器701及705数据输入中。SEL_ENB703在延迟级704之后耦合到D触发器701、705的清除输入中。
[0072]一股来说，PCE驱动器799可如下工作。在MDLL模式中，每第M个VC0P465循环(即，VC0P_DELAY信号(基于SELB信号))就对电荷增加线631及电荷减小线632上的输出进行复位。更具体来说，在SEL_ENB通过延迟电路704的延迟之后，既将时钟406信号的传达清除/复位到零，又将除以M元件输出线信号457复位到零，借此减少偏移抖动。
[0073]406上的上升边缘将输出631设定为高。然而，此仅在703为低(SEL为高)时发生。类似地，当457变高时，705的输出(信号632)变高，前提是703为低。一旦631及632两者均为高，便在由于704所致的延迟之后清除触发器701及705。631及632为高的持续时间确定406与457之间的相位误差。增加电流源698及减小电流源699接通达那些持续时间且将节点431充电或放电。在平衡下，631及632为高的持续时间变得相等，且406与457之间的相位误差被最小化，从而导致相位锁定。
[0074]图8A图解说明具有输入及输出的选择器405的实施例。选择器805将以下各项输入到其中:a)FBCLK_PREV 线信号 453，b) PLLM0DE 线 463，c) FBCLK 线 451，及 d) VCOP 输出线465。根据这些信号(a)-(d)，选择器405在SEL407线上输出选择值SEL且在SELB408线上输出经反相选择值SELB。
[0075]图8B更详细地揭示选择器805。
[0076]VCOP信号线465耦合到NAND803的第一输入且SEL值通过选择器反馈线耦合到NAND803的第二输入。PLLM0DE线463耦合到AND805的第一输入。NAND803的输出耦合到AND805的第二输入。AND805的输出耦合到D触发器850的经反相清除输入中。
[0077]FBCLK线451耦合到D触发器850的时钟中。高信号源810耦合到D触发器850的信号输入中。
[0078]FBCLK_PREV 线 453 的 FBBCLK_PREV 信号耦合到 NAND853 的第一输入及 AND856 的第一输入中。D触发器850的输出耦合到NAND853及AND856中。AND856的输出为SEL407，且NAND853的输出为SELB408。
[0079]FBCLK线451上的经划分时钟信号FBCLK每第M个循环就在Q上产生高输出。因此，由于一旦SEL407及PLL0UT465为高就激活CLRZ信号，SEL信号每第M个循环就被激活且在一个VCO时钟循环之后被去激活。
[0080]图9图解说明MUX410与延迟电路420之间的耦合。MUX410由SEL407选择。MUX410具有延迟电路420或参考时钟406作为输入。
[0081]图10图解说明通过采用可变延迟控制器455及其在MDLL400的剩余部分中的支持电路实现的偏移消除如何减小偏移抖动的模拟(ps为picosecond (微微秒))。当跨越所有过程/电压/温度(PVT)拐角啮合偏移消除电路时，观察到显著的抖动减少。
[0082]图1lA图解说明从电路模拟获得的时序图，其展示VCOP(顶部)与SEL(底部信号)之间的关系。为了使静态相位误差最小化，VCOP的下降边缘经延迟使得其在SEL高脉冲的中心处下降。[0083]图1IB是与图6中的延迟调整电路相关联的另一时序图的图解说明，其展不在SEL及VCOP信号的整个循环内的关系，只不过其展示整个SEL信号高脉冲及其中UP及DN电流为作用的区。
[0084]本申请案所涉及领域的技术人员将了解，在所主张发明的范围内，可对所描述的实例性实施例做出修改且许多其它实施例也为可能的。
【权利要求】
1.一种设备，其包括: 多路复用器； 相位延迟元件，其耦合到所述多路复用器的输出及所述多路复用器的第一输入； 参考时钟线，其耦合到所述多路复用器的第二输入； 选择器，其耦合到所述多路复用器的选择器输入； 信号除法器元件，其耦合到所述相位延迟元件的输出； 可变延迟控制器，其耦合到 a)所述可变延迟控制器的输出； b)可变元件的至少一个输出； 集成式相位检测器与电荷泵元件rocHP，其耦合到至少: a)所述可变延迟控制器 的输出； b)所述选择器'及 c)所述除法器元件的第一及第二输出'及 电容器，其耦合到所述I3DCHP的输出，其中所述电容器也耦合到所述相位延迟元件的控制器输入。
2.根据权利要求1所述的设备，其中相位延迟电路包括各自由电容元件的电压控制的串联耦合的多个相位延迟元件。
3.根据权利要求1所述的设备，其中选择器电路进一步包括: 选择器存储器，其中: a)所述选择器存储器的第一输入耦合到逻辑高；且 b)所述选择器存储器的时钟输入耦合到信号划分线；且对所述选择器存储器的清除是从在选择信号线上传达的信号导出的。
4.根据权利要求1所述的设备，其中所述选择器的输出与所述可变延迟控制器的所述输出组合以产生所述选择线的选择信号。
5.根据权利要求1所述的设备，其进一步包括: 电流源，其耦合到相位比较器元件的至少一个输出，且其中所述电流源由相位检测器兀件控制；且 其中所述相位延迟电路的相位延迟为由电流源产生的电流的函数。
6.根据权利要求5所述的设备，其进一步包括耦合到所述可变延迟控制器的锁相环路模式线及选择装置的锁相输出的所述选择器。
7.根据权利要求1所述的设备，其中所述选择器选择所述参考时钟线，借此减少所述相位延迟电路的输出信号的静态相位偏移。
8.—种设备,其包括: 多路复用器，其具有第一输入及第二输入，其中所述第一输入稱合到时钟参考线；相位延迟电路，其耦合到所述多路复用器的输出，其中所述相位延迟电路的输出耦合到所述多路复用器的所述第二输入； 信号除法器元件，其耦合到所述相位延迟电路的所述输出，从所述相位延迟电路的所述输出产生经划分信号， 可变延迟控制器，其具有:a)第一输入线，其耦合到所述信号除法器的输出，传达经划分信号；及 b)第二输入线，其中所述第二输入线将所述第一经划分信号的经相位延迟的经划分信号传达到可变除法器元件； 选择器，其通过选择器线耦合到所述多路复用器，其中所述选择器在所述多路复用器的所述第一输入及所述第二输入当中进行选择，其中所述选择器采用至少: a)所述相位延迟电路的所述输出； b)所述经划分信号； c)所述经相位延迟的经划分信号； 以在所述多路复用器的所述第一输入与所述第二输入之间做出所述选择；相位比较器元件，其耦合到: a)所述可变延迟控制器的输出； b)时钟参考时钟线； c)所述信号除法器的输出线，其传达所述经划分信号；及 d)所述选择器线； 其中相位检测器经配置以产生如从至少这四个线(a)-(d)的信号导出的相位检测器信号，及 电流源，其耦合到所述相位比较器元件的至少一个输出，且其中所述电流源由相位检测器元件控制； 其中所述相位延迟电路的相位延迟为由电流源产生的电流的函数。
9.根据权利要求8所述的系统，其进一步包括:电容元件，其耦合到: a)所述相位比较器元件的输出'及 b)所述相位延迟电路的控制输入， 其中所述相位延迟电路包括由所述电容元件的电压控制的串联耦合的多个相位延迟元件。
10.根据权利要求8所述的设备，其中所述选择器选择所述参考时钟线，借此减少所述相位延迟电路的输出信号的静态相位偏移。
11.根据权利要求8所述的设备，其中所述可变延迟控制器包括: 第一组FET开关，其包含: a)第一PFET开关，其耦合到所述经相位延迟的经划分信号的经反相信号； b)第二PFET开关，其耦合到所述选择器线的经反相信号；及 c)第三PFET开关，其耦合到所述相位延迟电路的所述输出。
12.根据权利要求11所述的设备，其中所述可变延迟控制器进一步包括: 第二组FET开关，其包含: a)第一NFET开关，其耦合到所述经相位延迟的经划分信号的经反相信号； b)第二NFET开关，其耦合到所述选择器线的经反相信号 '及 c)第三NFET开关，其耦合到所述相位延迟电路的所述输出。
13.根据权利要求12所述的设备，其中如果所有所述第一组FET开关闭合，那么所述延迟元件的延迟增加，且其中如果所有所述第二组FET开关闭合，那么所述延迟元件的所述延迟减小。
14.一种设备,其包括: 多路复用器，其具有第一输入及第二输入，其中所述第一输入稱合到时钟参考线； 相位延迟电路，其耦合到所述多路复用器的输出，其中所述相位延迟电路的输出耦合到所述多路复用器的所述第二输入； 信号除法器元件，其耦合到所述相位延迟电路的所述输出，从所述相位延迟电路的所述输出产生经划分信号， 可变延迟控制器，其具有: a)第一输入，其耦合到所述信号除法器的输出，传达经划分信号；及 b)第二输入线，其中所述第二输入线将所述第一经划分信号的经相位延迟的经划分信号传达到可变除法器元件； 选择器，其通过选择器线耦合到所述多路复用器，其中所述选择器在所述多路复用器的所述第一输入及所述第二输入当中进行选择，其中所述选择器采用至少: a)所述相位延迟电路的所述输出； b)所述经划分信号； c)所述经相位延迟的经划分信号； 以做出对所述多路复用器的所述输入的所述选择；且 其中所述多路复用器的经反相选择器线稱合到相位检测器元件，所述相位检测器元件耦合到: a)所述可变延迟控制器的输出； b)时钟参考时钟线； c)所述信号除法器的输出线；及 d)所述选择器线； 其中所述相位检测器经配置以产生如从至少这四个线(a)-(d)的信号导出的相位检测器信号， 电流源，其耦合到相位比较器元件的至少一个输出，且其中所述电流源由所述相位检测器元件控制；且 其中所述相位延迟电路的相位延迟为由电流源产生的电流的函数；且 其中所述相位检测器元件进一步包括: 第一存储器元件的输入，其耦合到所述参考时钟线，所述第一存储器元件的输出耦合到所述电流源 第二存储器元件的输入，其耦合到可变延迟输出线；所述第二存储器元件的输出耦合到所述电流源的电流吸收器； 且其中两个存储器元件均可由经耦合选择器电路复位。
15.根据权利要求14所述的系统，其进一步包括:电容元件，其耦合到: a)所述相位比较器元件的输出；及 b)所述相位延迟电路的控制输入， 其中所述相位延迟电路包括由所述电容元件的电压控制的串联耦合的多个相位延迟元件。
16.根据权利要求15所述的系统，其进一步包括其中所述第一存储器元件及所述第二存储器元件为D触发器。
17.根据权利要求16所述的系统，其进一步包括耦合到所述第一及第二存储器元件两者中的复位端的延迟元件。
18.根据权利要求14所述的系统，其中所述相位检测器进一步包含: 相位检测器多路复用器，其中: a)所述相位检测器多路复用器的第一输入通过经反相选择器线耦合到所述选择器；及 b)所述相位检测器多路复用器的第二输入耦合到启用线。
19.根据权利要求18所述的系统，其进一步包括相位检测器驱动器，其中所述相位检测器驱动器耦合到所述相位检测器多路复用器的输出，且其中所述相位检测器驱动器驱动所述电流源。
20.根据权利要求18所述的系统，其中所述选择器选择所述参考时钟线，借此减少所述相位延迟电路的输出信号的静态相位偏移。
【文档编号】H03L7/089GK103931103SQ201280055458
【公开日】2014年7月16日 申请日期:2012年11月19日 优先权日:2011年11月18日
【发明者】斯里达尔·拉马斯瓦米 申请人:德州仪器公司