专利名称：抖动控制电路和具有该抖动控制电路的装置的制作方法
技术领域：
本发明涉及集成电路装置，更具体地讲，涉及抖动控制电路和操作该抖动控制电路的方法。
背景技术：
各种类型的通信系统或信号处理系统包括用于产生时钟信号的锁相环(PLL)15PLL是产生具有与输入参考信号的相位相关的相位的输出信号的控制系统。通常，PLL包括相位比较器、低通滤波器(LPF)和压控振荡器(VC0)。相位比较器将输入参考信号的相位与从压控振荡器反馈回的反馈信号的相位进行比较，并产生与比较结果对应的相位误差信号。LPF从相位误差信号中去除高频分量，以产生控制电压。VCO产生具有基于控制电压控制的频率的反馈信号。
发明内容
根据本发明构思的实施例，提供了一种抖动控制电路，所述抖动控制电路包括:伪随机数产生器，配置为响应于时钟信号而产生伪随机数序列；抖动电路，通过使用伪随机数序列的至少一个输出位对输入数字码进行抖动，并输出与抖动的结果对应的抖动数字码。抖动电路输出与输入数字码和基于所述至少一个输出位的输入数字码之和或之差对应的
数字码。根据本发明构思的另一实施例，一种伪随机数产生器包括:线性反馈移位寄存器，响应于时钟信号而产生伪随机数序列；位反转控制电路，在线性反馈移位寄存器的每个周期使所述至少一个输出位反转并输出。伪随机数产生器可包括:线性反馈移位寄存器(LFSR)，响应于分频时钟信号而产生伪随机数序列；位反转控制电路，当所述至少一个输出位是单个位时，位反转控制电路在线性反馈移位寄存器的每个周期使所述单个位反转并输出。位反转控制电路可包括:比较器，以位为单位将种子与LFSR的伪随机数序列进行比较，以产生比较信号；选择信号产生电路，响应于比较信号而输出选择信号；反相器，使单个位反转；选择电路，响应于选择信号而输出单个位或由反相器产生的反转的位作为输出位。根据本发明构思的另一实施例，提供了一种时钟信号产生电路，所述时钟信号产生电路包含:抖动控制电路，通过使用分频时钟信号对第一数字码进行抖动并输出抖动数字码；累加器，通过使用分频时钟信号对抖动数字码进行累加并输出溢出位；数控振荡器(DC0)，响应于第二数字码和溢出位产生具有调谐频率的DCO输出信号；分频器，对调谐频率进行分频并输出具有分频的频率的分频时钟信号。抖动控制 电路包括:伪随机数产生器，响应于分频时钟信号而产生伪随机数序列；抖动电路，通过使用伪随机数序列的至少一个输出位对第一数字码进行抖动并输出抖动数字码。抖动电路输出与第一数字码和基于所述至少一个输出位的第一数字码之差或之差对应的数字码作为抖动数字码。伪随机数产生器可包括:线性反馈移位寄存器(LFSR)，响应于时钟信号而产生伪随机数序列；位反转控制电路，在LFSR的每个周期使所述至少一个输出位反转并输出。分频器可为使用第一分频因子或第二分频因子对调谐频率进行分频并产生具有分频的频率的时钟信号的双模预分频器。根据本发明构思的另一实施例，提供了一种时钟信号产生电路，所述时钟信号产生电路包含:累加器，通过使用分频时钟信号对第一数字码进行累加并输出溢出位；伪随机数产生器，通过使用分频时钟信号产生伪随机数序列；数控振荡器(DC0)，基于伪随机数序列的至少一个输出位、第二数字码和溢出位产生具有调谐频率的DCO输出信号；分频器，对调谐频率进行分频并产生具有分频的频率的分频时钟信号。根据本发明构思的另一实施例，提供了一种信号处理装置，所述信号处理装置包含:信号处理电路，对信号进行处理；时钟信号产生电路，将数控振荡器输出信号提供给信号处理电路。所述时钟信号产生电路可包括:抖动控制电路，通过使用从响应分频时钟信号进行操作的伪随机数产生器输出的至少一个输出位对第一数字码进行抖动并输出抖动数字码；累加器，通过使用分频时钟信号对抖动数字码进行累加并输出溢出位；DC0，响应第二数字码和溢出位产生具有调谐频率的DCO输出信号；分频器，对调谐频率进行分频并输出具有分频的频率的分频时钟信号。根据本发明构思的另一方面，提供了一种信号处理装置，所述信号处理装置包括:信号处理电路，对信号进行处理；时钟信号产生电路，将数控振荡器输出信号提供给信号处理电路。时钟信号产生电路包括:累加器，通过使用分频时钟信号对第一数字码进行累加并输出溢出位；伪随机数产生器，通过使用分频时钟信号产生伪随机数序列；DC0，基于伪随机数序列的至少一个输出位、第二数字码和溢出位产生具有调谐频率的DCO输出信号；分频器，对调谐频率进行分 频并输出具有分频的频率的分频时钟信号。所述伪随机数产生器包括:LFSR，通过使用分频时钟信号产生伪随机数序列；位反转控制电路，在线性反馈移位寄存器的两个相邻周期期间等同地调节所述至少一个输出位的第一逻辑和第二逻辑的数量。根据本发明的另一实施例，提供了一种便携式装置，所述便携式装置包括:信号处理电路，对信号进行处理；显示模块，显示从信号处理电路输出的处理过的信号；时钟信号产生电路，将数控振荡器(DCO)输出信号提供给信号处理电路。时钟信号产生电路可包括:抖动控制电路，通过使用从响应分频时钟信号进行操作的伪随机数产生器输出的至少一个输出位对第一数字码进行抖动处理并输出抖动数字码；累加器，通过使用分频时钟信号对抖动数字码进行累加并输出溢出位；DC0，响应于第二数字码和溢出位产生具有调谐频率的DCO输出信号；分频器，对调谐频率进行分频并输出具有分频的频率的分频时钟信号。
通过下面结合附图进行的详细描述，本发明构思的示例性实施例将被更清楚地理解，在附图中:
图1是根据本发明构思的实施例的时钟信号产生电路的框图；图2是图1中示出的累加器的框图；图3是图1中示出的伪随机数产生器(PRNG)的框图；图4示出了图3中示出的线性反馈移位寄存器(LFSR)的实施例；图5示出了图3中示出的LFSR的另一实施例；图6是根据本发明构思的另一实施例的时钟信号产生电路的框图；图7是根据本发明构思的又一实施例的时钟信号产生电路的框图；图8是根据本发明构思的又一实施例的时钟信号产生电路的框图；图9是图1、图6或图7中示出的时钟信号产生电路的操作的流程图；图10是图8中示出的时钟信号产生电路的操作的流程图；图11是包括图1、图6、图7或图8中示出的时钟信号产生电路的锁相环(PLL)的框图；图12是根据本发明构思的实施例的包括图1、图6、图7或图8中示出的时钟信号产生电路的信号处理装置的框图；图13是根据本发明构思的另一实施例的包括图1、图6、图7或图8中示出的时钟信号产生电路的信号处理装置的框图；图14是根据本发 明构思的又一实施例的包括图1、图6、图7或图8中示出的时钟信号产生电路的信号处理装置的框图。
具体实施例方式根据本发明构思的实施例的抖动控制电路可通过使用伪随机数产生器(PRNG)的至少一个输出位对输入数字码进行抖动。根据本发明构思的实施例的包括抖动控制电路的时钟信号产生电路可包括用于提高数控振荡器(DCO)的频率分辨率的累加器。在本发明构思的另一实施例中，时钟信号产生电路还可包括能够去除基于累加器的周期性操作而产生的伪态分量(spurious components)的PRNG。伪态分量是通信系统或信号处理系统中除了目标分量之外的不必要的频率分量的通用术语。在本发明构思的另一实施例中，时钟信号产生电路还可以包括分频器或双模预分频器，所述分频器或双模预分频器产生分频时钟信号，以将累加器和/或PRNG的输出信号随机化。由于时钟信号产生电路不包括高阶sigma-delta调制电路，所以可以以小面积来实现时钟信号产生电路。另外，时钟信号产生电路可获得良好的相位噪声性能和/或高抖动性(jitterperformance )。图1是根据本发明构思的实施例的时钟信号产生电路IOA的框图。参照图1，时钟信号产生电路IOA包括抖动控制电路20A、累加器30、DC040和分频器50。抖动控制电路20A可通过使用从分频器50输出的分频时钟信号FDIV对第一数字码CODEl进行抖动处理，并输出抖动数字码DC0DE。“抖动”或“对…进行抖动处理”可表示改变第一数字码CODEl的操作、或产生与第一数字码CODEl相关的数字码的操作，或者通过使用PRNG产生的伪随机数序列的至少一个输出位CB将第一数字码CODEl随机化的操作。抖动控制电路20A包括PRNG21和抖动电路22A。响应于分频时钟信号FDIV，PRNG21产生伪随机数序列，并输出伪随机数序列的至少一个输出位CB。将在后面参照图3至图5详细描述PRNG21的结构和操作。抖动电路22A可通过使用伪随机数序列的至少一个输出位CB对第一数字码CODEl进行抖动处理，并将抖动数字码DCODE输出到累加器30。例如，抖动电路22A可基于至少一个输出位CB的逻辑(或值)(例如，逻辑“I”或“-1”)输出与第一数字码CODEl和第一数字码CODEl之间的和或差对应的数字码作为抖动数字码DC0DE。尽管这里将输出位CB的逻辑(或值)定义为“I”或“-1”，但是在一些情况下，输出位CB的逻辑(或值)可定义为“I”或“O”。抖动电路22A包括转换电路23和运算电路25。转换电路23可基于第一数字码CODEl(=A)和从PRNG21输出的至少一个输出位CB输出第一数字码CODEl (=A)或具有负号的第一数字码 CODEl (=-A)。尽管在下文中为了便于解释示出了从PRNG21输出的输出位CB是I位的情况，但是从PRNG21输出的输出位CB的数目不限于此。当从PRNG21输出的输出位CB是逻辑I和逻辑-1中的一个(例如，逻辑I)时，转换电路23可输出具有与第一数字码CODEl (=A)的符号相同的符号的数字码A。然而，当从PRNG21输出的输出位CB是其它逻辑(例如，逻辑-1)时，转换电路23可输出具有与第一数字码CODEl (=A)的符号相反的符号的数字码-K。运算电路25可将与第一数字码CODEK =A)与从转换电路23输出的数字码A或-A之和对应的抖动数字码DCODE (即，“2A”或“O”)输出到累加器30。这里，A或-A可表示为十进制数。因此，当PRNG21顺序地输出1、-1、-1和I作为输出位CB时，运算电路25可将2A、0、0和2A顺序地输出到累加器30。在一些实施例中，可使用能够输出“2A”或“O”的加法器或减法器实现运算电路25。累加器30可使用分频时钟信号FDIV对抖动数字码DCODE进行累加，并基于累加的结果周期性地输出溢出位0FB。例如，溢出位OFB可为I位。然而，从累加器30输出的溢出位OFB的数量不限于此。图2是累加器30的框图。参照图1和图2，累加器30包括算术逻辑单元(ALU)31和触发器33，其中， 触发器33响应于从分频器50输出的分频时钟信号FDIV进行操作。ALU31可以以位为单位将抖动数字码DCODE和触发器33的输出位相加，并将相加的结果输出到触发器33。另外，ALU31可周期性地输出基于相加的结果产生的溢出位0FB。参照CASE I，当第一数字码CODEl S“001000(A=8)”，PRNG21顺序地输出“I”作为输出位CB，并且抖动数字码DCODE为“010000 (2A=16)”时，ALU31可以分频时钟信号FDIV的每四个循环(或周期)输出具有逻辑I的溢出位0FB。参照CASE II，当第一数字码 CODEl 为 “010000 (A=16)”，PRNG21 顺序地输出 “I”作为输出位CB，并且抖动数字码DCODE为“100000 (2A=32)”时，ALU31可以分频时钟信号FDIV的每两个循环输出具有逻辑I的溢出位0FB。图2中的CASE I和CASE II是为了便于解释而示出的示例。图1中的DC040可接收第二数字码C0DE2和溢出位0FB，并基于第二数字码C0DE2和溢出位OFB调谐DOC输出信号Dfre的频率，以产生具有调谐频率的DOC输出信号Dfre。如图1所示，时钟信号产生电路IOA还可包括加法器60。加法器60可以以位为单位将第二数字码C0DE2和溢出位OFB相加，并将与相加结果对应的数字码输出到DC040。如上所述，第二数字码C0DE2和溢出位OFB可被直接输入到DC040或者经加法器60被输入到 DC040。
第二数字码C0DE2可以对DC040的频率进行粗调，第一数字码CODEl可以以时间平均的方式对DC040的频率进行细调。因此，DC040可通过使用第二数字码C0DE2和溢出位OFB调谐DC040的频率，以产生具有调谐频率的DOC输出信号Dfre。使用等式I计算DOC输出信号Dfre的频率。等式IDfre=DEC(CODE2广RES+ DE( (^)PE') ^RES其中，DEC(C0DE2)表示与第二数字码C0DE2对应的十进制数，RES表示DC040的频率分辨率，N表示ALU31的位宽，DEC(CODEl)表示与第一数字码CODEl对应的十进制数。例如，当第一数字码CODEl 为 “010000 (=16)”，第二数字码 C0DE2 为 “00001000(=8)”，频率分辨率RES为3Mhz，并且ALU31为6位ALU (即，N=6)时，根据等式I，DOC输出信号Dfre的频率为24.75 (=8X3+ (16/64) X 3) Mhz0例如，基于第二数字码C0DE2确定24.75的整数部分(即，24)，并基于第一数字码CODEl确定24.75的小数部分(即，0.75)。在图2的CASE I中，S卩，当第一数字码CODEl为“010000”时，以分频时钟信号FDIV的每四个循环顺序地输出溢出位0FB0、0、0和1，因此加法器60顺序地输出“00001000(=8)”、“00001000 (=8)”、“00001000 (=8)”和“00001001 (=9)”。因此，分频时钟信号 FDIV的每四个循环顺序输出的DOC输出信号Dfre的频率为24Mhz (=8X 3)、24Mhz、24Mhz和27Mhz (=9X 3)，4个循环平均频率为24.75Mhz。例如，当第一数字码CODEl 为 “100000 (=32)”，第二数字码 C0DE2 为 “00001000(=8)”，频率分辨率RES为3Mhz，并且ALU31为6位ALU (即，N=6)时，根据等式I，DOC输出信号 Dfre 的频率为 25.5 (=8X3+ (32/64) X 3) Mhz。在图2的CASE II中，即，当`第一数字码CODEl为“ 100000”时，分频时钟信号FDIV的每两个循环顺序地输出溢出位OFBO和1，因此，加法器60顺序地输出“00001000 (=8)”和“00001001 (=9)”。因此，每隔分频时钟信号FDIV的两个循环顺序输出的DOC输出信号Dfre的频率为24Mhz (=8X3)和27Mhz (=9X3)，2个循环平均频率为25.5Mhz。上述的数字码CODEl、C0DE2和DCODE中的每个包括I位或更多位。分频器50可使用分频因子(或分频率)对从DC040输出的DOC输出信号Dfre的频率进行分频，并将具有分频的频率的分频时钟信号Π) ν输出到PRNG21和累加器30。根据实施例，分频因子可被程序化。根据实施例，可使用双模预分频器来实现分频器50，其中，双模预分频器可使用第一分频因子或第二分频因子对DOC输出信号Dfre的频率进行分频并产生具有分频的频率的分频时钟信号FDIV。当第一分频因子为M (M是自然数)时，第二分频因子为(M+1)。图3是图1中示出的PRNG21的框图，图4示出了作为图3中示出的Fibonacci线性反馈移位寄存器(LFSR) LFSR100的实施例的16位LFSR100A，图5示出了作为图3中示出的LFSR100的另一实施例的16位GaloisLFSRIOOB。参照图3，PRNG21包括LFSR100和位反转控制电路110。LFSR100通过使用种子值(或种子)SEED和分频时钟信号FDIV产生伪随机数序列PS。可使用图4中示出的16位Fibonacci LFSR100A 或图 5 中示出的 16 位 Galois LFSR100B 实现 LFSR100。由于图 4 中的LFSR100A和图5中的LFSR100B仅是为了便于解释的实施例，所以可使用T(T是自然数)位 FibonacciLFSR 或 T 位 Galois LFSR 来实现 LFSR100。位反转控制电路110可在LFSR100的每个周期使PRNG21的输出位CB反转。换言之，位反转控制电路110可以以LFSR100的每两个周期等同地调整PRNG21的输出位CB的第一逻辑(例如，逻辑“I”)和第二逻辑(例如，逻辑“-1”)的数量。因此，PRNG21产生的伪随机数序列PS可具有传统PRNG的周期两倍大的周期，因此PRNG21的随机性可进一步提高。尽管为了便于解释在图3中示出了伪随机数序列PS的最低有效位(LSB)在LFSR100的每个周期被反转的实施例，但是将被反转的位的位置和/或将被反转的位的数量不限于此。换言之，位反转控制电路110可使LFSR100产生的伪随机数序列PS的至少一个输出位CB周期性地反转。位反转控制电路110包括比较器120、选择信号产生电路130、反相器(inverter) 140和选择电路150。尽管图3示出了用于使单个位反转的单个反相器140和2-输入1_输出选择电路150，但是反相器140和选择电路150的数量可根据伪随机数序列PS的输出位CB的数量而改变。比较器120可以以位为单位将种子值SEED与从LFSR100输出的伪随机数序列PS进行比较，并基于比较结果产生具有不同逻辑的比较信号CP。种子值SEED可为LFSR100的初始值或种子。选择信号产生电路130可响应比较信号CP输出选择信号SEL。根据实施例，可使用D触发器131实现选择信号产生电路130。D触发器131包括:时钟端CK，用于接收比较信号CP ;反转输出端QB，连接到输入端D ;和输出端Q，用于输出选择信号SEL。例如，假设当种子值SEED和伪随机数序列PS彼此相同时，比较器120输出逻辑1，否则，比较器120输出逻辑O并且D触发器131的初始值为逻辑I。直到响应分频时钟信号FDIV从LFSR100输出的伪随机数序列PS与种子值SEED相同为止，选择电路150响应于具有逻辑I的选择信号而输出经第二输入端T2接收的伪随机数序列PS的LSB作为输出位CB。由于当种子值SEED和伪随机数序列PS彼此相同时比较器120输出逻辑1，所以D触发器131响应于经时钟端CK接收的逻辑I锁存反转输出端QB的信号(即，逻辑O)。因此，经输出端Q输出的选择信号SEL从逻辑I改变为逻辑O。响应于具有逻辑O的选择信号SEL，选择电路150输出经第一输入端Tl接收的从反相器140输出的反转的LSB作为输出位CB。如上述的示例中，在LFSR100的第奇数周期和第偶数周期中的一个周期期间，位反转控制电路110可输出经第二输入端T2接收的LSB作为输出位CB。然而，在LFSRl00的另一周期期间，位反转控制电路110可输出从反相器140输出的反转的LSB作为输出位CB。因此，第一逻辑(例如，逻辑“I”)的数量和第二逻辑(例如，逻辑“-1”)的数量每隔LFSR100的两个相邻的周期(或循环)彼此相同。换言之，PRNG21可检测LFSR100的周期，并在每个检测的周期使输出位CB反转。例如，当使用T位Fibonacci LFSR或T位GaloisLFSR 实现 LFSR100 时，LFSR100 的周期为 2T_1。图6是根据本发明构思的另一实施例的时钟信号产生电路IOB的框图。参照图1和图6，图6中的时钟信号产生电路IOB的结构和操作与图1中的时钟信号产生电路IOA的结构和操作基本相同， 除了抖动控制电路20Β的抖动电路22Β。抖动电路22Β包括转换电路23-1和运算电路25-1。转换电路23-1可基于系数数字码B和输出位CB输出系数数字码B或具有负号的系数数字码-B。这里，B或-B可表示为十进制数。例如，当从PRNG21输出的输出位CB是逻辑I和逻辑-1中的一个(例如，逻辑I)时，转换电路23-1可输出系数数字码B。另一方面，当从PRNG21输出的输出位CB是另一逻辑(例如，逻辑-1)时，转换电路23-1可输出具有负号的系数数字码-B。运算电路25-1可输出与第一数字码CODEl (=A)和从转换电路23_1输出的系数数字码B或-B之和对应的抖动数字码DCODE (=A+B或A-B)，即，A+B或者A-B。例如，可使用能够输出A+B或A-B的和的加法器或减法器实现运算电路25-1。图7是根据本发明构思的又一实施例的时钟信号产生电路IOC的框图。参照图1和图7，图7中的时钟信号产生电路IOC的结构和操作与图1中的时钟信号产生电路IOA的结构和操作基本相同，除了抖动控制电路20C的抖动电路22C。抖动电路22C包括加法器25-2和复用器24。加法器25-2将第一数字码CODEl (=A)与第一数字码CODEl (=A)相加。例如，当A表示为十进制数时，加法器25-2可用能够输出与(SXA)对应的值的乘法器代替。这里，S为实数。复用器24可基于从PRNG21输出的输出位CB将从加法器25-2输出且经第一输入端Tl接收的数字码2A或者与经第二输入端T2接收的“O”对应的数字码作为抖动数字码DCODE输出到累加器30。图8是根据本发明构思的又一实施例的时钟信号产生电路IOD的框图。参照图8,时钟信号产生电路IOD包括累加器30、DC040和分频器50。在一些情况下，时钟信号产生电路IOD还可包括PRNG21和加法器61中的至少一个。如以上参照图2所描述的，累加器30可通过使用分频时钟信号FDIV对第一数字码CODEl进行累加并基于累加的结果周期性地输出溢出位OFB。DC040可通过使用第二数字码C0DE2和溢出位OFB调谐(或调节)DOC输出信号Dfre的频率，以产生具有调谐(或调节)频率的DOC输出信号Dfre。当时钟信号产生电路IOD还包括PRNG21和加法器61时，响应于从加法器61输出的数字码CC0DE，DC040可调谐DOC输出信号Dfre的频率，以产生具有调谐频率的DOC输出信号Dfre。分频器50可使用分频因子对DOC输出信号Dfre的频率进行分频，以产生具有分频的频率的分频时钟信号FDIV。如上所述，可使用双模预分频器实现分频器50。
例如，如以上参照图2所描述的，当第一数字码CODEl是“010000”，第二数字码C0DE2为“000010000”，DC040的频率分辨率为3Mhz，分频时钟信号FDIV的每四个循环顺序输出的溢出位OFB为0、0、0和1，并且从PRNG21顺序输出的输出位CB为1、1、-1和-1时，从加法器61顺序输出的数字码CCODE为“00001001”、“00001001”、“00000111”和“00001000”。因此，分频时钟信号FDIV的每四个循环顺序输出的DOC输出信号Dfre的频率为 27Mhz (=9X3)、27Mhz (=9X3)、21Mhz (=7X3)和 24Mhz (=8X3)。因此，4 个周期平均频率为 24.75 (= (27+27+21+24) /4) Mhz0图9是图1中的时钟信号产生电路10A、图6中的时钟信号产生电路IOB或图7中的时钟信号产生电路IOC的操作的流程图。参照图1、图3、图6、图7和图9，能够在LFSR100的每个周期(或循环)使输出位CB反转的PRNG21通过使用种子值SEED和分频时钟信号FDIV产生伪随机数序列PS (操作S10)。抖动电路22A、22B或22C (统称为抖动电路22)可通过使用伪随机数序列PS的至少一个输出位CB使第一数字码CODEl反转(或抖动)并输出反转的(或抖动的)数字码DCODE(操作S20)。累加器30通过使用分频时钟信号FDIV对抖动数字码DCODE进行累加，并基于累加的结果周期性地输出溢出位OFB (操作S30)。DC040通过使用第二数字码C0DE2和溢出位OFB调谐DOC输出信号Dfre的频率，并将具有调谐频率的DOC输出信号Dfre输出到PRNG21和累加器30 (操作S40)。分频器50使用分频因子对调谐频率进行分频，以产生具有分频的频率的分频时钟信号FDIV (操作S50)。图10是图8中的时钟信号产生电路IOD的操作的流程图。参照图3、图8和图10，PRNG21通过使用种子值SEED和分频时钟信号FDIV产生伪随机数序列PS(操作S110)。累加器30通过使用分频时钟信号FDIV对第一数字码CODEl进行累加，并基于累加的结果周期性地输出溢出位OFB (操作S120)。DC040响应于第二数字码C0DE2、溢出位OFB和伪随机数序列PS的至少一个输出位CB输出具有调谐频率的DOC输出信号Dfre (操作S130)。如上所述，第二数字码C0DE2和溢出位OFB可被直接传输到DC040或者经加法器60被传输到 DC040。分频器50使用分频因子对调谐频率进行分频，以产生具有分频的频率的分频时钟信号FDIV (操作S140)。时钟信号产生电路10A、10BU0C和IOD (统称为时钟信号产生电路10)中的每个可实现为锁相环(PLL)、数字PLL (DPLL)、全数字PLL (ADPLL)、频率合成器、模数转换器(ADC)、数模转换器(DAC)或振荡器中的部分。图11是包括图1、图6、图7或图8中的时钟信号产生电路10的PLL200的框图。PLL200包括时钟信号产生电路10、相位频率检测器210和数字环路滤波器220。可使用集成电路(IC)实现时钟信号产生电路10。相位频率检测器210可将参考信号Fref与从时钟信号产生电路10反馈的反馈信号Ffeed进行比较，并基于比较结果产生频率/相位误差信号。例如，相位频率检测器210可将参考信号Fref的相位和频率与反馈信号Ffeed的相位和频率进行比较，并基于比较的结果产生频率/相位误差信号。根据实施例，反馈信号Ffeed可为与分频时钟信号FDIV相同或不同的信号。换言之，反馈信号Ffeed的相位和频率可与分频时钟信号FDIV的相位和 频率相同或不同。数字环路滤波器220可对频率/相位误差信号进行滤波，以产生能够调谐DC040的DOC输出信号Dfre的频率的第一数字码CODEl和第二数字码C0DE2。图12是根据本发明构思的实施例的包括图1、图6、图7或图8中的时钟信号产生电路10的信号处理装置300的框图。信号处理装置300包括时钟信号产生电路10和信号处理电路310。可使用能够响应时钟信号产生电路10产生的DOC输出信号Dfre处理输入信号Din并基于处理结果输出输出信号Dout的模拟或数字电路来实现信号处理电路310。因此，可使用处理器、中央处理单元(CPU)、发射和接收电路或用于处理数字数据的通信电路来实现信号处理电路310。图13是根据本发明构思的实施例的包括图1、图6、图7或图8中的时钟信号产生电路10的信号处理装置400的框图。信号处理装置400能够发射和接收无线信号并包括诸如PLL200的信号处理装置200。根据实施例，可用产生DOC输出信号Dfre的时钟信号产生电路10代替信号处理装置200。时钟信号产生电路10产生的DOC输出信号Dfre或者信号处理装置200产生的DOC输出信号Dfre被提供到接收(Rx)混频器和发射(Tx)混频器。经天线ANT接收的接收信号被Rx低噪声放大器(LNA)放大，Rx混频器将与放大结果对应的放大信号和从信号处理装置200输出的DOC输出信号Dfre进行混合，并且与混合结果对应的混合信号经低通滤波器被传输到模拟数字转换器(ADC)。从ADC输出的数字信号在数字模块中被处理。从数字模块输出的数字信号通过数字模拟转换器(DAC)被转换成模拟信号，并且转换的模拟信号经低通滤波器被传输到Tx混频器。Tx混频器将低通滤波器的输出信号和从信号处理装置200输出的DOC输出信号Dfre混合，并且与混合结果对应的混合信号经Tx功率放大器(PA)和双工器(duplexer)被传输到天线ANT。图14是根据本发明构思的又一实施例的包括图1、图6、图7或图8中的时钟信号产生电路10的信号处理装置500的框图。信号处理装置500包括芯片上系统(SoC) 510、显示模块520和存储器530。可使用个人计算机(PC)或便携式装置实现信号处理装置500。可使用诸如膝上电脑、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、数字摄像机、便携式多媒体播放器(PMP)、个人或便携式导航装置(PND)、手持游戏控制台或电子书的手持装置来实现便携式装置。实现在S0C510中的PLL200可将DCO输出信号提供给系统处理器511、音频处理器512、音频接口 513、外围电路514、外部存储器接口 515、通用输入/输出(GP10)516和通用串行总线(USB) 517中的至少一个。显不模块520可显不从S0C510输出的信号，例如，由用作信号处理电路的系统处理器处理的信号。显示模块520包括能够显示信号的显示器和能够控制显示器的操作的控制电路。存储器530存储将被S0C510处理的或已被S0C510处理的数据。尽管抖动控制电路20A、20B或20C可用于各种电路，例如，ADC、DAC、sigma-delta调制器、PLL、DPLL和去除杂散(或伪态分量)所需的电路，但是为了便于解释在这里示出了抖动控制电路20A、20B或20C用于时钟信号产生电路10AU0B或IOC中的情况。
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根据本发明构思的实施例的抖动控制电路可基于PRNG的输出信号对输入数字码进行抖动处理。根据本发明构思的实施例的时钟信号产生装置可通过使用累加器的输出信号提高DCO的频率分辨率。另外，时钟信号产生电路可通过使用PRNG产生的伪随机数序列的至少一位去除或减少基于累加器的周期性操作而产生的伪态分量。由于基于双模预分频器的输出信号产生时钟信号产生电路的累加器和/或PRNG的输出信号，所以累加器和/或PRNG的输出信号可被随机化。由于时钟信号产生电路不包括高阶sigma-delta调制电路，所以可以以小面积实现时钟信号产生电路。时钟信号产生电路的相位噪声性能和抖动性能得到改善。尽管已经参照本发明构思的示例性实施例具体地示出和描述了本发明构思，但是应该理解的是，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。
权利要求
1.一种抖动控制电路，所述抖动控制电路包括: 伪随机数产生器，被配置为响应于时钟信号产生伪随机数序列；和抖动电路，被配置为响应于伪随机数序列中的至少一个输出位对输入数字码进行抖动，并进一步配置为输出对应于抖动输入数字码的数字码。
2.根据权利要求1所述的抖动控制电路，其中，所述抖动电路输出作为输入数字码和抖动输入数字码之和或之差的数字码。
3.根据权利要求1所述的抖动控制电路，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，被配置为响应于时钟信号而产生伪随机数序列；和 位反转控制电路，在线性反馈移位寄存器的周期使所述至少一个输出位反转并输出。
4.根据权利要求1所述的抖动控制电路，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，被配置为响应时钟信号而产生伪随机数序列；和 位反转控制电路，当所述至少一个输出位是单个位时，位反转控制电路在线性反馈移位寄存器的周期使所述单个位反转并输出。
5.一种时钟信号产生电路，所述时钟信号产生电路包括: 控制电路，被配置为通过使用时钟信号对第一数字码进行抖动来产生抖动数字码； 累加器，被配置为通过与时钟信号同步地对抖动数字码进行累加来输出溢出位； 数控振荡器，被配置为响应第二数字码和溢出位产生具有调谐频率的数控振荡器输出信号；和 分频器，被配置为对数控振荡器输出信号的调谐频率进行分频，并输出时钟信号。
6.根据权利要求5所述的时钟信号产生电路，其中，所述控制电路包括: 伪随机数产生器，被配置为响应于时钟信号而产生伪随机数序列；和 抖动电路，配置为通过使用伪随机数序列中的至少一个输出位对第一数字码进行抖动来产生抖动数字码。
7.根据权利要求6所述的时钟信号产生电路，其中，所述抖动电路输出与第一数字码和基于所述至少一个输出位的第一数字码之和或之差对应的数字码作为抖动数字码。
8.根据权利要求6所述的时钟信号产生电路，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，响应于分频时钟信号而产生伪随机数序列；和 位反转控制电路，在线性反馈移位寄存器的每个周期使所述至少一个输出位反转并输出。
9.根据权利要求6所述的时钟信号产生电路，其中，所述抖动电路包括: 转换电路，被配置为响应于第一数字码和所述至少一个输出位而输出第一数字码或具有负号的第一数字码；和 运算单元，被配置为输出与第一数字码和从转换电路输出的输出数字码之和对应的抖动数字码。
10.根据权利要求6所述的时钟信号产生电路，其中，所述抖动电路包括: 转换电路，被配置为响应于系数数字码和所述至少一个输出位而输出系数数字码或具有负号的系数数字码；和 运算电路，被配置为输出与第一数字码和从转换电路输出的输出数字码之和对应的抖动数字码。
11.根据权利要求5所述的时钟信号产生电路，其中，所述分频器为使用第一分频因子或第二分频因子对调谐频率进行分频并产生具有分频的频率的时钟信号的双模预分频器。
12.—种时钟信号产生电路，所述时钟信号产生电路包括: 累加器，通过使用分频时钟信号对第一数字码进行累加并输出溢出位； 伪随机数产生器，通过使用分频时钟信号产生伪随机数序列； 数控振荡器，基于伪随机数序列的至少一个输出位、第二数字码和溢出位产生具有调谐频率的数控振荡器输出信号；和 分频器，对调谐频率进行分频并产生具有分频的频率的分频时钟信号。
13.根据权利要求12所述的时钟信号产生电路，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，响应于分频时钟信号而产生伪随机数序列；和 位反转控制电路，在线性反馈移位寄存器的每个周期使所述至少一个输出位反转并输出。
14.根据权利要求12所述的时钟信号产生电路，其中，所述分频器为使用第一分频因子或第二分频因子对调谐的频率进行分频并产生具有分频的频率的时钟信号的双模预分频器。
15.一种信号处理装置，所述信号处理装置包括: 信号处理电路，对信号进行处理；和 时钟信号产生电路，将数控振荡器输出信号提供给信号处理电路， 其中，时钟信号产生电路包括: 抖动控制电路，通过使用从响应分频时钟信号进行操作的伪随机数产生器输出的至少一个输出位对第一数字码进行抖动并输出抖动数字码； 累加器，通过使用分频时钟信号对抖动数字码进行累加并输出溢出位； 数控振荡器，响应于第二数字码和溢出位产生具有调谐频率的数控振荡器输出信号；和 分频器，对调谐频率进行分频并输出具有分频的频率的分频时钟信号。
16.根据权利要求15所述的信号处理装置，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，响应于分频时钟信号而产生伪随机数序列； 位反转控制电路，在线性反馈移位寄存器的每个周期使所述至少一个输出位反转并输出。
17.根据权利要求15所述的信号处理装置，其中，所述分频器为使用第一分频因子或第二分频因子对调谐的频率进行分频并产生具有分频的频率的时钟信号的双模预分频器。
18.一种信号处理装置，所述信号处理装置包括: 信号处理电路，对信号进行处理；和 时钟信号产生电路，将数控振荡器输出信号提供给信号处理电路， 其中，时钟信号产生电路包括: 累加器，通过使用分频时钟信号对第一数字码进行累加并输出溢出位； 伪随机数产生器，通过使用分频时钟信号产生伪随机数序列； 数控振荡器，基于伪随机数序列的至少一个输出位、第二数字码和溢出位产生具有调谐频率的数控振荡器输出信号；和分频器，对调谐频率进行分频并输出具有分频的频率的分频时钟信号。
19.根据权利要求18所述的信号处理装置，其中，所述伪随机数产生器包括: 线性反馈移位寄存器，通过使用分频时钟信号产生伪随机数序列； 位反转控制电路，在线性反馈移位寄存器的两个相邻周期期间等同地调节所述至少一个输出位的第一逻辑和第二逻辑的数量。
20.一种便携式装置，所述便携式装置包括: 信号处理电路，对信号进行处理； 显示模块，显示从信号处理电路输出的经处理的信号；和 时钟信号产生电路，将数控振荡器输出信号提供给信号处理电路， 其中，时钟信号产生电路包括: 抖动控制电路，通过使用从响应分频时钟信号进行操作的伪随机数产生器输出的至少一个输出位对第一数字码进行抖动处理并输出抖动数字码； 累加器，通过使用分频时钟信号对抖动数字码进行累加并输出溢出位； 数控振荡器，响应第二数字码和溢出位产生具有调谐频率的数控振荡器输出信号；和 分频器，对调谐频率进行分频并 输出具有分频的频率的分频时钟信号。
全文摘要
一种抖动控制电路包括伪随机数产生器，响应分频时钟信号产生伪随机数序列；抖动电路，通过使用伪随机数序列的至少一个输出位对输入数字码进行抖动处理并输出与抖动的结果对应的抖动数字码。抖动电路可输出与输入数字码和基于所述至少一个输出位的输入数字码之和或之差对应的数字码作为抖动数字码。抖动数字码可被输入到与分频时钟信号同步进行操作的累加器。
文档编号H03L7/08GK103227637SQ20131000583
公开日2013年7月31日 申请日期2013年1月8日 优先权日2012年1月25日
发明者洪宗泌, 刘人龙, 幸楠, 朴宰琎 申请人:三星电子株式会社