基于电压跟随开关的多级并行式adc及dac的制作方法
基于电压跟随开关的多级并行式adc及dac的制作方法
【专利摘要】一种基于电压跟随开关的多级并行式ADC及DAC，用电压跟随开关作为信号开关，传递信号或阻断信号。电压跟随开关由电压跟随器和电源回路开关两大模块组成，电源回路开关是置于该跟随器工作电源回路上的电子装置，可以通过开关控制信号控制其通断，从而控制其跟随器信号回路的通断。利用集成运放跟随器的特性，使得该开关在信号通时接近于理想化导通，在信号断时相当于电阻无穷大。跟随开关应用于ADC和DAC，可以构成基于跟随开关的m级＊q位等电阻链式ADC、m级＊q位等电阻链式DAC、两级对数电阻链式ADC、两级对数电阻链式DAC、多级对数电阻链式ADC、多级对数电阻链式DAC、数字式对数转换器、数字式反对数转换器。
【专利说明】基于电压跟随开关的多级并行式ADC及DAC
[0001]【技术领域】:本发明属于数字通信、数字开关和模数转换器、数模转换器范畴。
[0002]【背景技术】:A/D转换器发展了 30多年，经历了多次的技术革新，从并行、逐次逼近型、积分型ADC，到近年来新发展起来的Σ -Δ型和流水线型ADC，它们各有其优缺点，能满足不同的应用场合的使用。
[0003]逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。Σ -Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。闻速闻位的ADC是最如端技术，本发明提出了一种新型的闻速闻位的ADC。
[0004]DAC有很多种，由于电流源型DAC的误差小些，所以成为当前DAC制造主流，有:二进制电流源加权型、单位电流源型、分段电流舵型等，然而目前无论哪种DAC，其基本原理本
质上是权电流法:将数字 信号变成不同的权(fd1，〗2，〗3，......) Iimit电流，然后再叠加并
经过运算放大器转换成模拟电压信号。本发明提出了无需权电流的DAC。
[0005]本发明先作出一些预先说明:
[0006]?集成运算放大器(简称集成运放)的同相输入端简称同相端，反相输入端简称反相端。
[0007]?电压跟随器(简称跟随器)是由集成运放连接而成的电路，将集成运放的反相端与输出端短接后，成为跟随器，根据电子技术知识可知，信号从同相端输入，输出端的电压会精确跟随并等于输入信号，信号电压从输入端至输出端的电压降极小(可小于ιο_8ν)，从工程角度说是零电压降或导通电阻等于零；同时，输入电阻极大(可达109Ω)，从工程角度说是输入电阻等于无穷大。
[0008]?电压跟随开关(简称跟随开关)的输入、输出信号电压存在着有效区间，本文中所有信号电压都处于有效区间。
[0009]?临界开关SAg符号的意思为第λ级第g阶临界开关；
[0010]?为了描述简明，约定用正逻辑，高电位用“ I”表示，低电位用“O”表示；约定在比较器中，被测信号大于参考电压时，输出为“I”；实际上，可以推广到不同的约定；
[0011]?将本发明的对数压扩律的多级并行式超高速ADC及DAC分别简称为对数ADC及对数DAC，将对数ADC及对数DAC合称为对数ADDA ;将对数ADC、对数DAC、对数ADDA的子级分别简称为子级ADC、子级DAC、子级ADDA，两级或两级以上子级称多级；对数ADDA由多级子级ADDA构成；对数ADC、对数DAC、对数ADDA、子级ADC、子级DAC、子级ADDA的符号分别为 AD##、DA##、A##D、AD#、DA#、A#D ；
[0012]?用λ通配α、β、y…；其α、β、y…实际上就是1、2、3...,为了避免编号冲突而采用的方法；α级、β级、Y级…表示第I级、第2级、第3级…，m级为末级；λ级转换位数为q λ ； μ = λ+l表示λ的次级；
[0013].α级为最大级，SP α级对应着N位二进制数的最高的qa位，β级、Y级…对应的位数依次减小#抄_ = 4级* 3位=12位，α级Da2DaPatl三位对应着最高的D11DltlD9位，β级三位D02DeiDeci对应着次高的D8D7D6位，……
[0014]?级电位开关JDWKG包括多路开关DLKG和临界开关组U KGZ两类，这两类开关是可以等效置换的，所以如果某个地方描述了其中的一类开关，也就是描述了另一类开关。
[0015]?对于对数ADC而言，UAy为第λ级输入的正向波动模拟电压信号，以下简称输入电压UAy，而交流模拟电压信号仅出现在第α级的前置电路之前，用小写的uay表示；以级电位VXG为桥梁,输入电压UAy转换为级电位VAe进而转换为数字信号Da (q-1)***DA0;
[0016]?对于对数DAC而言，第λ级数字信号DA((rl)-DACI转换为级电位，级电位经过比例缩减后就是输出正向模拟电压信号，简称输出电压；
[0017]?输入电压和输出电压合称为模拟电压；
[0018]?一个子级全 并行式ADC以下简称并行器，采样保持器简称采保器CB。
[0019]?具体电路是不胜枚举的，本发明中的电路实现过程只是举例；
[0020]?下标不改变符号的性质，如CB是采保器，CB0仍然是采保器，下标e只是级别注脚；下标(Q-1)~O表示第(Q-1)阶~O阶；下标(T-1)~O表示第(T-1)阶~O阶；下标(q-Ι)~O表示第(q_l)位~O位；下标(t_l)~O表示第(t_l)位~O位；下标a、β、Y表示级；
[0021]?虚线框框住的电路为一个模块，虚线框角上有一个模块名。
[0022]?如果一个被定义过的符号如V1在后面某处重新进行了定义，则从该处起执行新定义;
[0023]发明申请内容:
[0024]一种基于电压跟随开关的多级并行式ADC及DAC，其特征是用电压跟随开关作为信号开关，传递信号或阻断信号，电压跟随开关由电压跟随器(简称跟随器)和电源回路开关(简称电源开关)两大模块组成，电源开关是置于该跟随器工作电源回路(简称电源回路)上的电子装置，可以通过开关控制信号(简称控制字)控制该跟随器电源回路的通断。
[0025]该跟随器在工作电源被接通(简称电源通)的状态下处于电压跟随状态，信号从同相端输入，其输出端的电压会精确等于其同相端的电压，使输入端的信号传送到输出端(简称信号通)，信号通时电压降极小(可小于10_8v)，从电子技术角度说可视为零电压降或导通电阻等于零，接近于理想化的短路导通；跟随器在工作电源被切断(简称电源断)的状态下，其输出端就与其同相端呈信号阻断状态(简称信号断)，信号断时输出端与其同相端电阻值极大(可达IO9 Ω )，从电子技术角度说可视为电阻等于无穷大，接近于理想化的关断，
[0026]跟随开关在电源通时信号通，电源断时信号断，所以，跟随开关可以通过控制字来控制其跟随器电源回路的通断，从而控制其跟随器信号回路的通断。
[0027]通过对电源开关控制逻辑的设计，可以将跟随开关构造成临界开关SAg，临界开关SAg的逻辑关系为:当IAg = O或I λ (g+1) = I时，临界开关SAg信号断；只有处于临界状态时，g卩，当IAg = I且IA(g+1) = O时，临界开关SAg信号通；SAg包括后述的SAgl、SAg2和SAg3等多种构造的临界开关。
[0028]一组临界开关构成级电位开关，级电位开关JDWKGa包括临界开关组(UKGZa)和多路临界开关(简称多路开关DLKGa)，临界开关组是将一组临界开关的输出端并联成公共端，这些临界开关所有的输入端构成临界开关组的输入端组，通过控制字直接选通其中的一个输入端为选通端；多路开关是由一个解码器与一个临界开关组构成，先通过解码器将数字信号解码成控制字后，再通过控制字选通其中的一个输入端为选通端；
[0029]跟随开关应用于ADC和DAC，可以构成基于跟随开关的m级* q位等电阻链式ADC、m级* q位等电阻链式DAC、两级对数电阻链式ADC、两级对数电阻链式DAC、多级对数电阻链式ADC、多级对数电阻链式DAC、数字式对数转换器、数字式反对数转换器。
[0030]实施例(其编号与【专利附图】
【附图说明】编号相对应)
[0031]实施例1.1--临界开关。当IAg = 0或Ιλ(8+1) = I时，临界开关SAg信号断；
只有当Ixg=I且Ιλ (g+1) = O时，临界开关SAg信号通；SAg包括后述的SAgl、SAg2和SAg3等多种构造的临界开关。选通点SAe的电位为第λ级第G阶电位VAe，称为第λ级的级电位
V“。
[0032]实施例1.2.1--SAgl类无损临界开关。其中集成运放，反相端与输出端短接而
成为跟随器。将三极管VT1、VT3、VT0和VT2安装在AAg的电源回路上，只有当IAg= I且IA(g+1) =0时，AAg电源通(解释:当IAg= I使VTl和VT3饱和导通，并且IA(g+1) =0使VTO和VT2饱和导通时，使AAg电源通)，使Aas信号通；反之，只要Ixg = O或IA(g+1) = 1，都会有AAg电源断(解释:只要IAg = 0就会使VTl和VT3截止，同样，只要IMg+1) = I就会使VTO和VT2截止)，这 时AAg无放大作用，又由于同相端输入电阻极大，所以AAg信号断。
[0033]为了简化电路，VTO和VT2可以任意短路一个，VTl和VT3也可以任意短路一个。
[0034]实施例1.2.2---SAg2类无损临界开关。其中AAg为电压跟随器，将三极管VT4、
VT5、VT6、VT7、VT8、VT9安装在AAg的电源回路上，同样只有当Ixg=I且IA(g+1) = O时，AAg电源通(解释:当I λ g = I使VT6和VT9饱和导通，同时有I λ (g+1) = O使VT5和VT8截止，从而使VT4和VT7饱和导通)，使AAg信号通；反之，只要Ixg = O或IA(g+1) = l，AAg都会电源断(解释:只要I λ g = O就会使VT6和VT9截止，同样，只要I λ (g+1) = I就会使VT5和VT8饱和导通，集电极电位V5e和V8c为低，从而使VT4和VT7截止)，使AAg信号断。
[0035]为了简化电路，VT6和VT9可以任意短路一个，VT4和VT7也可以任意短路一个.[0036]实施例1.2.3—广义的无损临界开关(SAg3类)。因为控制AAg电源通断的电源开关可以有多种设计，所以广义的定义，KSl和KS3为高电位导通电源开关，KSO和KS2为低电位导通电源开关，只有当I Ag = I且I λ (g+1) = O时，使KSl和KS3导通，并且使KSO和KS2导通,才可以使Αλ8电源通,使Αλ8信号通；反之,只要IAg = O或IA(g+i) = I，都会使使KSl和KS3截止或使KSO和KS2截止，会使得AAg电源断，所以AAg信号断。
[0037]实施例1.2.4q位多路开关。其中Saci~Sa (的)为第λ级O阶~(Q-1)阶临界开关，框住这些临界开关的方框标记为第λ级临界开关组UKGZA ;νλ(ι~νλ((Μ)为第λ级O阶~(Q-1)阶输入端电位；Ia(!~Ιλ ttH)为第λ级O阶~(Q-1)阶控制字；dA(l~dA ((rl)为第λ级多路开关的控制端。解码器JMa将控制端的数字信号解码为第λ级O阶~(Q-1)阶控制字Ιλ(!~Ιλ (Q-1)，得到第O阶~(Q-1)阶输入端电位(!~Vxtthl)的选通端。
[0038]实施例2.1—基于跟随开关的m级* q位等电阻式对数ADC。为了简明的解释原理，该例和实施例3.1中所有子级都采用q位，而理论上各级可以是不同的位数；原始输入交流信号Uay经过前置电路QZDL处理后，成为第α级输入电压Uay;第λ级输入电压UAy的范围为0~Vp，第λ级子级AD#a对第λ级输入电压UAy进行AD转换，由四大模块及过程完成:
[0039]1、级电位VAe形成模块；Q = 2%第λ级并行器的分压电阻链Ra ((Μ)~Raci形成第入级电位参考点νλ((Μ) ~VA(I，对应接到并行器中比较器Ca _)~Cai的反相端，第λ级输入电压UAy接到并行器中比较器Ca ((Μ)~Ca i的同相端，与电位参考点Va ((Μ)~Vaq进4丁比较，得到弟λ级比较值I λ (?Η)~I λ丨为I a (q-d~I a (G+i) = 0，Ιλ<；~Ιλ? = I，！Ag为恒O值，Ιλ。为恒I值，即得知 V λ (G+1)〉υλy > vAe，形成级电位为νλ(；令比较值I
λ (Q-1) I λ I
通过编码器BMa进行编码后，得到级电位VAe的数字输出值为Da ( 1)~Daci ;至此，以级电位Vw为桥梁，输入电压υλ?转换为级电位νλ(；进而转换为数字信号Dx (,-!,---Dxo ；
[0040]2、级电位VAe取出模块;AD##中，除了末级以外，都需要将级电位VAe取出为进行下级转换作准备；完成该项工作的模块就是级电位开关，包括临界开关组UKGZa和多路开关DLKGa两类，参考电位点Va (Q_n~ νλ(ι逐个与开关点Sa ((Μ)~Saci进行算术连接；AD#a中的虚线框UKGZa框住的为临界开关组符号图，通过前述的临界开关的选通控制，确定选通点SAe;AD#e中的实线框DLKGe框住的为多路开关符号图，通过前述的多路开关的选通控制，确定选通点SAe;AD#Y中的实线框JDWKGy框住的器件组包含了多路开关和临界开关组两种符号图，通配两类开关，通过前述的两类开关的选通控制，确定选通点SAe;选通点Sac对应于级电位Va e。
[0041]3、级间运算模块。第λ级的输入电压UAy经过第λ级采保器CBa后成为稳态电压U’ Ay，级间采保器CBa的作用是使各子级的输入电压在一个采样周期内独立和稳定，从而使m个子级能够并行运行，形成流水线式转换。取出级电位的目的是进行下一级的转换，设每个子级转换位数都为q位，Q = 2%电阻链将电压Vp分为Q等分，每等分电压Λ V为固定值AV = Vp/Q;级电位VAe是小于并最接近于输入电压UAy的参考电位点，在第λ级的测量精度以内，认为Vw = υλ?,由求和器Σ λ完成求尾数电压运算UAx = UAy-VAe，尾数电SUax的范围为O~Λ V，再由放大器FDa将尾数电压信号放大Q倍，得到υ(λ+1)? = Uuy = Q* Uax，所以Uliy的范围扩大至满量程O~Vp，成为第μ级的输入电压，进入μ级ADCli进行高一级精度的测量和转换。
[0042]4、对数转换模块，该例的对数转换模块有模拟式转换和数字式转换两种，数字式转换的前提是将总输入电压Uay转换成了高位数等量化间距的数字信号，然后将该高位数字信号通过对数查表器转换成低位数对数量化间距的数字信号；模拟式转换是在第α级输入前，用模拟式对数转换器将线性输入电压转换成对数输入电压，而ADC实际上是将对数输入电压转换成了对数量化间距数字信号；
[0043]实施例2.2——前置电路QZDL的T作原理:当采样执行信号到来时，令采保器CB对原始输入交流信号Uay进行采保，得到一个在采样周期内保持固定的交流采保信号ug;正负判别器ZFPx对Ug进行极性判别与处理，当Ug > O时，令极性寄存器Dx = 0，ZFPx的判别输出信号Ug = ug，当Ug < O时，令Dx = I，Ug = -ug,所以，Ug只有正极性Ug = I Ug I，称正输入电压Ug ;模拟对数压缩律模块LOG是可选项，当采用模拟式压缩技术时需要LOG模块(LOG模块有成熟技术，不赘述，本文说到对数律压缩时包括作为对数近似压缩律的A压缩律和μ压缩律)，这时第α级输入电压Uay等于Ug的对数压缩律，在等间隔AD转换后得到的是对数压缩律的数字信号；当不采用LOG模块时Uay = Ug, AD转换为线性的；
[0044]实施例2.3——信号正负判别器工作原理[0045]当Ug为正时，YFa为低电位，Dx= O, Sx上拨使Ug直接输出至Ug ；RC5 = Rc6使YFb放大倍数等于负1，当Ug为负时，YFa为高电位，Dx = 1，Sx下拨使Ug通过YFb反相输出至Ug ；
[0046]实施例3.1—基于跟随开关的m级* q位等电阻式对数DAC。
[0047]N位数字信号按m级* q位分配如下:
[0048](DU、...、D0) — (Dα (Y1)> …、Dα0)、(D0 μ)、…、Deo)、***> (Dm(q-1)^...、Dm0)，D 对
d输送到对应的级电位开关控制端:(da ((rl)、…、da(l)、((1β ((rl)、…、de(l)、…、((ImCrl)'…、
dmo)，
[0049]第λ级子级DACa对第λ级数字信号(Da ((rl)、…、Dao)进行DA转换由四大模块完成:
[0050]1、级电位νλ(；形成模块。Q = 2%第λ级并行器的分压电阻链RMq_d~Raci (先不包括半阶电阻U形成第 λ级电位参考点νλ((Μ)~Vaci，接收到数字信号φλ ((rl)、…、Dao)后，对应于数字信号的参考电位点νλ(;为级电位；
[0051]2、级电位VAe取出模块。需要将每个级的级电位VAe取出，为求取每级的输出电压νφψ做准备；与实施例2.1中的级电位VAe取出模块及过程相同；
[0052]3、级间运算模块。级电位νλ(；与输出电压Vtcv及缩减倍数Ψλ三者关系为=Vtcv=νλ(；/Ψλ,(注意到Q = 2O，其中Ψλ =Q^1),即第λ级缩减器的缩减倍数为
=Q(H), Φ通配a、β、Y、…、m,而a、β、Y、…用数值表示则为a = 1、β = 2> Y=3、…，所以，用Φ表示为第几级，例如，第Y级即第3级，Φ =3，则^\ =Q2;补偿器Σ Φ和缩减器也可以用一个加法-比例电路Σ ΨΦ完成；将所有级别的Vtcw用总求和器Σ ψ求和，得到总输出模拟电SVv ；
[0053]4、对数转换模块。该例的对数转换模块也是有模拟式转换和数字式转换两种，数字式转换是在接收到低位数对数量化间距的数字信号后，将该对数数字信号通过反对数查表器转换成高位等量化间距数字信号，为了提高信噪比，可以对参考电位点作半阶化处理，将反对数查表器改为提高半阶量化间距的反对数查表器，该对数数字信号通过该查表器转换成高位等量化间距数字信号，再用高位数等量化间距的DAC转换成模拟信号；模拟式转换是在DAC完成了数模转换后，再将该对数模拟信号用模拟式反对数转换器转换成线性输出电压；线性DAC为了提高信噪比，也可以对参考电位点作半阶化处理，最小量化间距AV=VP/Qm，将各级的参考电位点都上调AV/2，为此，只要在各级零电位上面增加一个半阶电阻 Rw，分别为=R“ =Ral/(Qm_“2)，R0A =RM/(Qm_”2)，……，Rn^ = Ra / (Q" * 2)；
[0054]实施例4——基于跟随开关的两级对数链ADC。该对数链ADC包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#e为次级对数链子ADC ;前置电路无需Log模块；
[0055]首级LAD#a完成q位转换，对数律电阻链Rq~R1和Re将电压O~Vp分为Q+1大段,共Q+2个电位点,排除掉O点和Vp后,剩下Vcm~Ve为参考电位点(又称量化点)，为Q=2q阶，将参考电位链Vcm~Ve设计成对数律，Vq^1~V1接入对应的首级比较器Ccm~C1的反相端，首级输入电压Uay接入各首级比较器的同相端，得到首级比较值Iy~I1，再经过首级编码器BM编码后，产生首级对数律数字输出信号Dtrl~Dtl ;由首级比较值Iy1~I1或数字输出信号Dtrl~Dtl， 控制级电位开关JDWKG而得到对应于输入电压Uay的级电位Ve，即先测出输入电压Uay是属于首 级电位链中的哪一大段，得到Uay的粗测结果；输入电压Uay接入首级求和器Σ Q_1~Σ ^充当被减数，参考电位点乂㈧~Ve对应接到Σ η~Σ。充当减数，得到差值电压υχ_~Uxtl,差值电压υχ_~Uxtl再通过首级放大器Fm~Ftl,得到运算电压Uy((M)~Uytl,对应于级电位Ve的差值电压称为尾数电压Uxg(因Uxg的位置是随机的，无法标出)，对应于级电位Ve的运算电压称为运算级电压Uye ;求和器求出尾数电压Uxg =Uay-VpUxe的变化范围为(O~AVe)，AVe称为级电位的量化间距，AVe= (V^1)-Ve),令放大器Fe的放大倍数为Vp/ Δ Vg,经过放大器Fe后得到运算级电压Uye，Uye = Uxg * Vp/ Δ VG,放大成Uye后，电压变化范围扩大至满量程O~Vp，级电位开关将运算级电压Uye取出送至开关总线Sa向次级输出。Uye经过采保器CBe采保后成为次级输入电压Uey，再交给次级进行精测，级间采保器CBe的作用是使两级的输入电压在一个采样周期内独立和稳定，从而使两个子级能够并行运行，形成流水线式转换；
[0056]次级LAD#e主要部分是次级对数链并行器LBXQe，次级对数式电阻链R’ τ~R’:形成电位点Vp和V’ T_i~V’ C1，排除Vp后，V’ H~V’ ^为次级对数式参考电位点，V’ H~V’ !接到次级比较器C’ H~C’ !对应的反相端，次级输入电压Uey接到各次级比较器同相端，得到次级比较值I’ H~I’ i，经过次级编码器BM编码，得到次级对数律数字输出信号D’ η~D’ ^ ;LAD#a和LAD#e两级共完成q+t位对数律的数字信号转换，Dtrl~Dtl为高位，D’ t-1~D’。为低位；
[0057]为了提高信噪比和信号动态范围值，拟采用对数律的电阻链，令两个子级LAD# a和LAD#i3的电阻链采用对数律设计；首级和次级电阻链的对数化设计分析:
[0058]首级电阻链的对数化设计:LAD#a的电阻链阻值是常数，所以链电流Ia是常数，令基础电位乂0等于传感器有效探测的最小值，令基础电阻Re = Ve/Ia,RA/Re = n-l，RAS并不存在的虚拟起步电阻，首级链电阻都以RaS起点按大比值ητ递增，称大比值电阻链:
R1 = Ra* ητ、R2 = RA*n2*T........Rq_3 = Ra* n (Q_3)*T、RQ_2 = Ra* n (Q_2)*T、Rq^1 = Ra* n (Q—1)' 大比值电阻链Re~Rq产生了大比值电位链(Vj+1/Vj = ητ)为JiiUVpV1 = νθ*ητ>ν2 =
V0 * η 2'V3 = V e * η 3*τ........\_2 = V e * η (的Vq-! = V e * Π (q^tJq = V 0 * η q*t = Vp，排
除Vq = Vp点后,共Q个参考电位点(又称量化点)为......、VQ_1;因为小于V0的区
域为传感器探测无效区域，所以(V1~Ve~O) WVe为量化点，标记为(Vi~Ve~0) — Ve，其它量化点的量化区间为:(V2~V1] — \、(V3~V2] — \、……、(Vp1~vQ_2] — \-2，、(Vq~VJ — 级的量化点为大比值ητ粗犷型的，所以中间要插入T个小比值η的次级精细型量化点；
[0059]次级电阻链的对数化设计:LAD#e的电阻链有T = 个电阻R’ i~R’ τ，在首级中，已经求出尾数电压Uxg = Uay-Vc, Uxg的变化范围为(O~Δ Ve)，AVg= (V(g+1)-Vg)，Vg =Ve*nG*T>V(G+1) =Ve*n(G+1)*T, ΛVe为首级级电位Ve的量化步长；理论上Ve~v(e+1)中要插入次级中的T个精细量化点，Ve~V(e+1)的精细量化点为:V”Q = Vg = Ve* η'V' = Ve* η1、V”2 = Vc* η2、V” 3 = VG* n3、……、V”T_2 = vc* η (τ_2)、Ψ’ = vc* n (η)，按照比值 n 等比递增，(v”T = vG* nT = vG+1为首级中下一阶量化点,排除在插入点之外)，这说明次级电阻链只要满足等比关系n并乘一个系数，就可以实现对尾数电压的对数转换；实际上次级转换不是把精细量化点插入到\~ν_中，而是把首级的尾数电压Uxg取出来，Uxg的变化范围为(O~Λ Ve)，经过对应放大器Fe放大后首级尾数电压Uxe扩大成首级运算级电&Uye，令放大器FG的放大倍数为Vp/AVe，Uye = Uxg * Vp/AVg,电压变化范围扩大至次级的满量程O~Vp ;运算级电压Uye经过采保器CBe采保后成为次级输入电压Uey ;而次级电阻链中构造对数律量化点是关键，次级电阻链中，Rb为任意设定的虚拟电阻，T个链电阻按照比值
η 等比递增:R，! = Rb* nW 2 = Rb* n2、R，3 = Rb* n3>......、R，τ_2 = RB* n (t-2)、r，η =
RB*n(H)、R，T = RB*nT，自然形成τ个按照比值η等比递增的电位量化点=(KV)1 = vB* n1、V’ 2 = νΒ* η2, V，3 = vB*n3、……、V，τ_2 = vB*n(T' v，h = vB* n (τ_?，其量化区间为:(v，I ~ο] — 0、(v，2 ~V，J — V，p (V，3 ~V，2] — V，2、……、(V，η ~V，τ_2] — V，τ_2，、(V’ T~V’ T_J — V’ H ;而V’ T = Vp被排除在该组量化点之外；
[0060] 至此，该两级对数链ADC将模拟信号转换成了对数式数字信号，信噪比为曲线3，信噪比恒定；如果在此基础上，将基础电阻Re调整为调整电阻R*e，R*e =Re~Re/15，并且令R*e =探测器最小有效信号，将调整电阻R*e减小，会使信噪比曲线在小信号端有些下降，但是使动态范围增加，信噪比为曲线4 ;
[0061 ] 实施例5.1—基于跟随开关的两级对数链DAC，该DAC的电阻链和参考电位链都是对数关系；接收的对数律数字信号为:高位Dtrl~Dtl，低位D’ η~D’ ^ ;高位Dtrl~Dtl对应送到首级多路开关控制端Cltrl~Cltl，得到首级级电位Ve ;低位D’ η~D’ ^对应送到次级多路开关控制端d’，<~(!’ C1，得到次级级电位V’ B，令b等于(O~T-1)中的某个点，V b称为次级第b阶参考电位点,其中被选通的电位点为次级级电位V’ B ；
[0062]LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式.电阻链R’ τ~ R’ i，次级对数式参考电位点V’ η~V’ 0,次级电阻链的对数化设计同实施例4.1 ；
[0063]次级电阻链形成T个参考电位点V’ h、V’ τ_2、…V’ pV’ C1，其量化区间为:(V’ i~O] — V，O、(V，2 ~V，J — V，”(V，3 ~V，2] — V，2、……、(V，H ~V，τ-2] — V，τ-2，、(V’ T~r T_j — V’ H ;可知V’ b的量化步长或称阶差Λν’ b = V’ b+1v’ b;次级级电位开关JDWKG’控制端d’ H~d’ ^接收到低位数字信号D’ H~D’ ^后，在次级开关点S’ H~S’ ^中确定一个选通点S’ b,该选通点特别标记为S’ B,选通点S’ B对应的电位点V’ b为次级级电位V0b，次级级电位V0b的变化范围为T个电位点V’ 0、r 1、…、V’ T_2、V’ H，各个点的量化区间分别为:(V’ i ~V’ 0] — V’ O、(V’ 2 ~V’ J — V’ !> (V’ 3 ~V’ 2] — V’ 2、……、(V’ T-!~V’ τ-2] — V’ τ-2，、(V’ τ~V’ T-J — V’ H，所以次级级电位Vsb对应的模拟电压变化范围为O~Vp;
[0064]LDA#a包括四部分:DZLa、SJQH、J DffKG和Σ Au ；DZLa为首级对数电阻链，包括首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vy1~Ve，首级电阻链的对数化设计与实施例4.1相同；$g等于O~(Q-1)中任意数,每个首级电位点Vg对应接三个器件:求和器Σ g、缩减器11^和开关点Sg，称为g支路，电位点Vg与电位点Vg+1的电压称为电位点Vg阶差AVg, 二者关系为AVg = Vg+1-Vg;
[0065]在与首级级电位Ve相加时，次级级电位VeB应该是以级电位Ve的尾数电压身份出现，注意到次级级电位V0h对应的模拟电压变化范围为O~VP，而电压变化范围应该为O~Δ Vg才合理，所以对应于第g阶电位，应该将Vsb的变化范围由O~Vp缩减成O~Λ Vg，就需要用一个缩减器ΨΧ来完成这项任务，还要注意到每阶的AVg是不相等的，而是等比变化的，所以每阶缩减器Ψ8(Ψ大写)的缩减比例Ψ8(Ψ小写)也是等比变化的，令Vg =Λ Vg/VP，则次级级电位V0b变成了缩减值Vwg，缩减计算为-.Vvg = V0B * Ψ8 = ν0Β * AVg/Vp,所以电压变化范围由Vsb的O~Vp缩减成了 Vvg的O~Λ Vg，缩减电压Vvg就是首级参考电位点AV1~Ve中第g阶的尾数电压，等待选通；首级参考电位Vg作为粗犷模拟值，而对应的缩减电压νΨ8作为Vg的尾数电压是精细模拟值，Vg与Vvg通过求和器Σ g相加，得到首级粗犷模拟值Vg和次级精细模拟值Vvg之和，称参考电位求和值V Σ g，首级每个考电位Vg都对应存在一个参考电位求和值V Σ g等待输出；当首级级电位开关JDWKG控制端Cltrl~Cltl接收到高位数字信号Dtrl~Dtl后，确定了首级选通点Se，将对应的参考电位求和值Vsg作为级电位求和值Use输出到汇总器Σ αυ，汇总器Σ _实际上只接收到唯一的级电位求和值U Σ(；，作为数模转换值Uae输出；至此，两级对数链DAC转换完成。
[0066]令人困惑的是，求反对数为什么也用对数链？实际上想像一下，模拟信号从对数链进去变成数字信号，然后数字信号原封不动地从相同构造的对数链出来，自然会还原成原来的模拟信号。比如Uay = V’ 3经对数链AD转换成D2D1Dtl = 000和D’ 3D’ 2D’ # Q =0011 ;而D2D1Dtl和D’ 3D’ 2D’山’ C1经对数链DA转换还原后还是V’ 3 ;实际上对数_反对数的逆过程是通过AD-DA的逆过程完成。
[0067]实施例5.2——基于跟随开关的半阶式量化点的两级对数链DAC，本DAC的基本原理与实施例5.1相同，差别在于参考电位点的设定进行了半阶化处理，本DAC的参考电位点采用理论分析中叙述的半阶式量化点(第2页，第15行)，令参考电位点全部上移半阶简称半阶参考点，电阻全部上移半阶简称半阶电阻；用Ug表示首级半阶参考点，Pg表示首级半阶电阻，U’b表示次级半阶参考点，P’b表示次级半阶电阻；与原电阻链的对应关系为:Ug —Vg，Pg — Rg，U’ b — V’ b，P’ b — R’ b ;所谓半阶就是令参考电位点在原有基础上上移半阶，计算方法为:
[0068]参考电位点全部上调半阶,变为:首级半阶参考点Ug = (Vg+Vg* η)/2,首级半阶电阻Pg= (Rg+Rg*n)/2;次级半阶参考点U’b=…’^’,!^/^，次级半阶电阻:？、=(R’ b+R’ b*n)/2 ;这样，参考电位点和电阻全部上调半阶；
[0069]两级对数链DAC半阶化后，即成了半阶式量化点的两级对数链DAC，参考电位点半阶化后，量化步长为原来的一半，可以使量化误差降低至原来的1/4，[S/NjU提高101og4=6.02dBo
[0070]实施例6.1—基于跟随开关的数字式对数转换器。
[0071]对于一个线性模拟信号，先用实施例4.1描述的两级共N位的对数链ADC转换成N位对数律数字信号，再通过一个N位的线性DAC转换成输出模拟信号，该输出模拟信号就是对数律的模拟信号。
[0072]实施例6.2—基于跟随开关的数字式反对数转换器。
[0073]对于一个对数律模拟信号，先用一个N位的线性ADC转换成N位对数律数字信号，再用一个N位两级对数链DAC转换成输出模拟信号，该输出模拟信号就是线性模拟信号。N位两级对数链DAC与实施例5.1描述的相同。 [0074]实施例7.1—基于跟随开关的三级以上对数链ADC。与两级对数链ADC原理相同，只是将次级改作末级，而增加一个或数个与首级结构相同的中间级，如次级、第三级、第四级等。
[0075]实施例7.2—基于跟随开关的三级以上对数链DAC。与两级对数链DAC原理相同，新增级与次级相同，包括电阻链、级电位开关和对应的缩减器组；多个新增级也是如此。【专利附图】
【附图说明】
[0076]为了审阅更加方便，有意将实施例与附图的编号对应。相同标号的在一个地方解释后一直到对该标号追加解释前有效；图中所有下标Ag称为第λ级第g阶；
[0077]图1.1是临界开关的符号图，其中下标Ag为第λ级第g阶，矩形块SAg为第λ级第g阶临界开关，VAg为第λ级第g阶信号点，IAg为第λ级第g阶控制值，IA(g+1)为第λ级第g+Ι阶控制值，Sa为第λ级开关总线；VAe为第λ级总线电位。
[0078]图1.2.1是SAgl类无损临界开关原理图，其中AAg为跟随器；VAg、IAg、IA(g+1)、SA、Vag与图1.1相同；VT1和VT3为NPN型三极管，VTO和VT2为PNP型三极管；+VP为电源正极，-Vn为电源负极；虚线框中的电路构成了 SAgl类无损临界开关。
[0079]图1.2.2 是 Sa g2 类无损临界开关原理图，其中 AAg、VAg、IAg、IA (g+1)、SA、+VP、-VN 与图1.2.1相同；VT4至VT9为NPN型三极管，V5c和V8c分别为VT5和VT8的集电极电位瓜为电阻；虚线框中的电路构成了 SAg2类无损临界开关。 [0080]图1.2.3是广义的无损临界开关(SAg3类)原理图，其中AAg为跟随器；VAg、IAg、Ιλ (g+1)、Sp VAe与图1.1相同；KS1和KS3为高电位导通电源开关，KSO和KS2为低电位导通电源开关。
[0081]图1.2.4是q位多路开关原理图。其中Saq~Sa^1)为第λ级O阶~(Q-1)阶临界开关，框住这些临界开关的方框标记为第λ级临界开关组LJKGZa ;νλ(ι~νλ((Μ)为第入级O阶~(Q-1)阶输入端电位；Ιλ。~Ιλ((Μ)为第入级O阶~(Q-1)阶控制字；dA。~dA((rl)为第λ级多路开关的控制端。框住这些临界开关组UKGZa和解码器JMa的虚线框标记为第λ级多路开关DLKGa ；
[0082]图2.1是基于跟随开关的4级* 3位等电阻式对数ADC原理图。本说明中用λ通配图中出现了的α、β、y、δ和m ;uay为原始输入交流信号；QZDL为前置电路；UAy为第入级输入电压；Ra7~Rao为第入级分压电阻链；VA7~Vaci为第λ级电位参考点；CA7~Cju为第λ级比较器；Ιλ7~Ιλ1为第λ级比较值；Ιλ8为恒O值，Iaq为恒I值，Da2~Daq为第λ级数字输出值；Vp为电源正极；ΒΜλ为第λ级编码器；Sa7~Satl为第α级临界开关开关点，框住Sa7~Satl和控制值Ia8~Iatl的虚线框UKGZa为临界开关组，(Ιλ8有两个名字，在比较器中称比较值，而在级电位开关中是起控制作用的，称控制值，所有出现在两个地方的Ιλ8只是名字不同，但两者是用导线连通的同一个值，后面的I’ Ag、Ig、I’g也是这样)；Se7~Seci为第β级多路开关开关点，dA2~dA(l为第λ级多路开关的控制端，框住S07~Setl和de2~de(l的实线框DLKGe为多路开关；Sy7~Syci为第Y级级电位开关点，框住Sy7~Syci和Iy8~Iyci以及dY2~dY(l的实线框JDWKGy为级电位开关，可通配临界开关组和多路开关；SA为第λ级级电位开关总线；VAe.为第λ级级电位；Σ λ为第λ级求和器；Uax为第λ级的尾数电压，FDa为第λ级放大器；Uliy为放大信号即尾数电压Uax的放大值，CBa为λ级采保器；虚线框AD#a为对数ADC的第λ级子级；GS为电压跟随器；第α级输入电压Uay又是总输入电压；
[0083]图2.2是前置电路QZDL框图，原始输入交流信号Uay ;采保器CB ;交流采保信号Ug ;正负判别器ZFPx ;正输入电压Ug ;性寄存器Dx ;模拟对数压缩律模块LOG ;第α级输入电压Uay;
[0084]图2.3是信号正负判别器原理图，虚线框ZFP为正负判别器；ug、Ug、Dx同上；运算放大器YF包括:正负比较器YFjP反相器YFb ;反相器输入电阻和反馈电阻RmRc6 ;反相开关Sx ；
[0085]图3.1是基于跟随开关的m级* 3位等电阻式对数DAC原理图。已解释过的有:UKGZa ；DLKG0 ；VAG 'V AG ；Vr ；RA7 ~Raci ；VA7 ~VA。；Ιλ8 ~Ιλ。；SA ；CBA ；GS ;将图 2.I 中级电位开关JDWKGy所有符号的下标由Y换成m，就成了级电位开关JDWKGm;需要新解释的有:DA#a为第λ子级对数DAC;实线框JMa为第α级解码器，da2~da(l为JMa的输入端，解码后得到的控制值I a 7~I a i确定了级电位选通点Sa e，JMa+UKGZa = DLKGa，所以da 2~da(1既是JMa的输入端，又是多路开关DLKGa的控制端；Vil为第λ级缩减器Jtcv为第λ级模拟输出信号电压，简称输出电压Vtcv ；Σ ψ为总求和器；νψ为总输出模拟电压；虚线电阻Ru为半阶电阻；
[0086]图3.2.1是三角形GS为电压跟随器符号图,输出电压等于输入电压,都是Ux2,但是提高了负载能力，用三角形在所有附图中表示该器件，因为含义简单，无需标记GS;
[0087]图3.2.2是比例缩减器11^符号图；Ψ为缩减器符号(Ψ大写)，下标X为通配符，缩减比例为ΨΧ(Ψ小写，图中没标)，输入信号Ux1、输出信号Ux2和缩减比例~三者关系
为:Ux2 — Uxl/ Ψ X ；
[0088]图3.2.3是比例缩减器ΨΧ原理图；其中集成运放GS即图3.2.1电压跟随器，Rxi和Rx2构成分压电路，因为电压跟随器GS以同相端为输入端，为虚断，电流视为0，所以Rxi和Rx2 中电流相等，得到分压关系为:UX2 = Uxi * Rx2/(RX1+RX2)，令 Vx = (RX1+RX2)/RX2，所以 Ux2
=Uxi/ ψ X ；
[0089]图4是基于跟随开关的两级对数链ADC原理图，该ADC的电阻链和参考电位链都是对数关系，所以称对数链ADC，对数链ADC用符号表示为LAD##，它包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#0为次级对数链子ADC ;次级即第β级的标号用单引号’表示，而标号中没有’的为首级即第α级的标号；
[0090]LAD#a包括三部分:LBXQa、JDWKG和QHFD ；LBXQa为首级对数链并行器，包括:首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vcm~Ve，首级比较器Ccm~C1,首级比较值~I1，首级编码器BM，首级对数律数字输出信号Dtrl~Dtl ；QHFD为求和放大运算电路，包括:首级求和器Σ ?π~Σ。，差值电压Uxnr Uxtl,放大器Fihl~F。,运算电压Uyn)~Uy0 ;准运算级电压U’ yG ;运算级电压Uye JDffKG为级电位开关，包括:开关点S((M)~Stl ;多路开关控制端Cltrl~Cltl ;首级控制值If1~I1，恒O值Iq，恒I值Itl ;开关总线Sa ；
[0091 ] LAD#0主要部分是次级对数链并行器LBXQe，包括:次级对数式电阻链!?％~!?％，次级对数式参考电位点r η~V’ ^和次级输入电压Uey分别接到次级比较器c’ η~c’!的反相端和同相端，得到次级比较值I’ H~I’ i，经过次级编码器BM’编码，得到次级数字输出信号D’ t l~D’ ^ ;采保器CBe ;准运算级电压U，ye、运算级电压Uye、次级输入电压Uey ；
[0092]图5是基于跟随开关的两级对数链DAC原理图，该DAC的电阻链和参考电位链都是对数关 系，所以称对数链DAC，对数链DAC用符号表示为LDA##，它包括两个子级:LDA#a和LDA#e，LDA#a为首级对数链子DAC，LDA#0为次级对数链子DAC ;本图次级即第β级的标号用单引号’表示，而标号中没有’的为首级即第α级的标号；
[0093]LDA#a包括四部分:DZLa、SJQH、JDffKG和Σ Au ；DZLa为首级对数电阻链，包括:首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vcm~Ve ；SJQH为缩减求和模块，包括:缩减器IIV1~Ψ。，次级级电位缩减值νΨ0Μ)~νΨ。，求和器Σ Q^1~Σ。，参考电位求和值V Σ (Q-1)~V Σ 0，跟随器GS J DffKG为首级级电位开关，包括:首级控制值Iy1~I1、首级恒O值Iq、首级恒I值Itl,首级开关点S(Q_n~Stl,首级多路开关控制端Cltrl~Cltl ; Σ 为汇总模块，包括:汇总器Σ αυ，级电位求和值υΣ ((Μ)~Usci，选通点压降补偿值I ;模拟电压输出值Uae，
[0094]LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式电阻链Rt~R1，次级对数式参考电位点AV1~Vtl ;级电位开关JDWKG’包括:次级控制值I’ τ-!~I’ 1、次级恒O值I’ τ、次级恒I值I’ C1，次级开关点S’(t_d~S’ C1，次级多路开关控制端d’ ~d’ Oo
【权利要求】
1.一种基于电压跟随开关的多级并行式ADC及DAC，其特征是:用电压跟随开关作为信号开关，传递信号或阻断信号，电压跟随开关由跟随器电源开关两大模块组成，电源开关是置于该跟随器电源回路上的电子装置，可以通过控制字控制该跟随器电源回路的通断，该跟随器在电源通的状态下处于电压跟随状态，信号从同相端输入，其输出端的电压会精确等于其同相端的电压，使输入端的信号传送到输出端，为信号通，信号通时电压降极小，接近于理想化的短路导通；跟随器在电源断的状态下，其输出端就与其同相端呈信号阻断状态，为信号断，信号断时输出端与其同相端电阻值极大，接近于理想化的关断， 跟随开关在电源通时信号通，电源断时信号断，所以，跟随开关可以通过控制字来控制其跟随器电源回路的通断，从而控制其跟随器信号回路的通断。
2.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:通过对电源开关控制逻辑的设计，可以将跟随开关构造成临界开关SAg，临界开关SAg的逻辑关系为:当Ιλ8 = O或Ιλ (g+1) = I时，临界开关Sag信号断；只有处于临界状态时，即，当Ixg = I且I入ig+i) = O时，临界开关Sjig f目号通。
3.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:广义的无损临界开关，只有当iAg = I且Ιλ(8+1) = O时，使高电位导通电源开关KSl和KS3导通，并且使低电位导通电源开关KSO和KS2导通，才可以使Aas电源通，使AAg信号通；反之，只要I λ g = O或I λ (g+1) = I，都会使使KSI和KS3截止或使KSO和KS2截止，会使得Jhg电源断，所以AAg信号断，为了简化电路，KSO和KS2可以任意短路一个，KSl和KS3也可以任意短路一个。
4.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:一组临界开关构成级电位开关，级电位开关JDWKGa包括临界开关组LJKGZa和多路开关DLKGa，临界开关组是将一组临界开关的输出端并联成公共端，这些临界开关所有的输入端构成临界开关组的输入端组，通过控制字直接选通其中的一个输入端为选通端；多路开关是由一个解码器与一个临界开关组构成，先通过解码器将数字信号解码成控制字后，再通过控制字选通临界开关组中的一个输入端为选通端与公共端连通。
5.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:q位多路开关，其中Sac1-Sa^1)为第λ级O阶~(Q-1)阶临界开关，解码器JMa将控制端dA(l~dA((rl)的数字信号解码为第λ级O阶~(Q-1)阶控制字Iaci~Ιλ((Μ)，得到第O阶~(Q-1)阶输入端电位Va (!~V λ (Q-1)的选通端。
6.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的m级*q位等电阻式对数ADC，原始输入交流信号uα y经过前置电路QZDL处理后，成为第α级输入电压Uay;第λ级输入电压UAy的范围为O~Vp，第λ级子级八0#入对第λ级输入电压UAy进行AD转换，由四大模块及过程完成: (I)、级电位νλ(；形成模块，Q = 2%第λ级并行器的分压电阻链Ra ((Μ)~Raci形成第λ级电位参考点νλ((Μ)~Vaq，对应接到并行器中比较器Ca(q_d~Cai的反相端，第λ级输入电压υλ?接到并行器中比较器Ca ((Μ)~Cai的同相端，与电位参考点Va ((Μ)~Vaci进4丁比较，得到弟λ级比较值I λ (Θ_!)~I λ i为I λ (Q-D~I λ (G+1) = 0，Ιλ(；~Ιλ? = I，Iaq为恒O值，Ιλο为恒I值，即得知VAte+1) >UAy > Vag,形成级电位为比较值Ιλ_~Ιλ1通过编码器ΒΜλ进行编码后，得到级电位VAe的数字输出值为DA((rl) ~DA(i;至此，以级电位Vw为桥梁，输入电压uAy转换为级电位进而转换为数字信号?λ(0-?)...Ολ(ι; ⑵、级电位νλ(；取出模块，AD##中，除了末级以外，都需要将级电位VAe取出为进行下级转换作准备；完成该项工作的模块就是级电位开关，包括临界开关组LJKGZa和多路开关DLKGa两类，参考电位点Va Cm)~νλ(ι逐个与开关点Sa(q_d~Saci进行算术连接；AD#a中的虚线框LJKGZa框住的为临界开关组符号图，通过前述的临界开关的选通控制，确定选通点Sag;AD#0中的实线框DLKGe框住的为多路开关符号图，通过前述的多路开关的选通控制，确定选通点S“;AmY中的实线框JDWKGy框住的器件组包含了多路开关和临界开关组两种符号图，通配两类开关，通过前述的两类开关的选通控制，确定选通点SAe;选通点SAe对应于级电位VaC。 (3)、级间运算模块，第λ级的输入电压UAy经过第λ级采保器CBa后成为稳态电压U’ λy级间采保器CBa的作用是使各子级的输入电压在一个采样周期内独立和稳定，从而使m个子级能够并行运行，形成流水线式转换。取出级电位的目的是进行下一级的转换，设每个子级转换位数都为q位，Q = 2%电阻链将电压Vp分为Q等分，每等分电压Λ V为固定值AV = Vp/Q;级电位V μ是小于并最接近于输入电压UAy的参考电位点，在第λ级的测量精度以内，认为VAe = UAy，由求和器Σ λ完成求尾数电压运算UAx = UAy-VAe，尾数电压Uax的范围为O~AV，再由放大器FDa将尾数电压信号放大Q倍，得到U(A+1) Y =Uliy = Q*UAx，所以Uliy的范围扩大至满量程O~Vp，成为第μ级的输入电压，进入μ级ADCli进行高一级精度的测量和转换。 (4)、对数转换模块，该例的对数转换模块有模拟式转换和数字式转换两种，数字式转换的前提是将总输入电压Uay转换成了高位数等量化间距的数字信号，然后将该高位数字信号通过对数查表器转换成低位数对数量化间距的数字信号；模拟式转换是在第a级输入前，用模拟式对数转换器将线性输入电压转换成对数输入电压，而ADC实际上是将对数输入电压转换成了对数 量化间距数字信号。
7.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的m级*q位等电阻式对数DAC，N位数字信号按m级位分配如下:
(D(N-1)、— (D a ((J-!) >...、Da。)、(Dg (q-1) > …、Dg。)、…、(Dm(^1) >输送到对应的级电位开关控制端:(da ((rl)、…、da(l)、(de ((rl)、…、de(l)、…、(dm(trl)、…、cL)，第λ级子级DACa对第λ级数字信号(DA(trl)、一、DACI)进行DA转换由四大模块及过程完成: (1)、级电位νλ(；形成模块，Q= 2%第λ级并行器的分压电阻链Ra ((rl)~Raci,形成第入级电位参考点νλ((Μ) ~VA(I，接收到数字信号φλ((Μ)、...、Ολ(ι)后，对应于数字信号的参考电位点νλ(；为级电位； (2)、级电位Vae取出模块，需要将每个级的级电位VAe取出，为求取每级的输出电压νΦΨ做准备；与实施例2.1中的级电位VAe取出模块及过程相同； (3)、级间运算模块，级电位VAe与输出电压V4iw及缩减倍数Ψλ三者关系为=Vtcv=Vac/Va，其中νλ =9(ΦΛ即第λ级缩减器的缩减倍数为= 通配a、β > Y >…、m,而a、β、Y、…用数值表示则为α =1、β = 2、Y =3、...,所以,用Φ表示为第几级，例如，第Y级即第3级，Φ =3，则^\ =Q2;补偿器Σ _和缩减器Ψφ也可以用一个加法-比例电路Σ Ψφ完成；将所有级别的Vtcv用总求和器Σ ψ求和，得到总输出模拟电压νψ ； (4)、对数转换模块，该例的对数转换模块也是有模拟式转换和数字式转换两种，数字式转换是在接收到低位数对数量化间距的数字信号后，将该对数数字信号通过反对数查表器转换成高位等量化间距数字信号，为了提高信噪比，可以对参考电位点作半阶化处理，将反对数查表器改为提高半阶量化间距的反对数查表器，该对数数字信号通过该查表器转换成高位等量化间距数字信号，再用高位数等量化间距的DAC转换成模拟信号；模拟式转换是在DAC完成了数模转换后，再将该对数模拟信号用模拟式反对数转换器转换成线性输出电压；线性DAC为了提高信噪比，也可以对参考电位点作半阶化处理，最小量化间距AV =VP/Qm，将各级的参考电位点都上调Λ V/2，为此，只要在各级零电位上面增加一个半阶电阻尺；^，分别为:1?“ = Ra 1/(Qm^a *2), R0.= RM/(Qm_e *2)，……，R1^ = Ra / (Qm_m * 2)。
8.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的两级对数链ADC，该对数链ADC包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#0为次级对数链子ADC ;前置电路无需Log模块； 首级LAD#a完成q位转换，对数律电阻链Rq~R1和Re将电压O~Vp分为Q+1大段，共Q+2个电位点,排除掉O点和VP后,剩下Vcm~V0为参考电位点，为Q = 2q阶,将参考电位链Vcm~Ve设计成对数律，Vq^1~V1接入对应的首级比较器Ccm~C1的反相端，首级输入电压Uay接入各首级比较器的同相端，得到首级比较值Iy~I1，再经过首级编码器BM编码后，产生首级对数律数字输出信号Dtrl~Dtl ;由首级比较值Icm~I1或数字输出信号Dtrl~Dtl，控制级电位开关JDWKG而得到对应于输入电压Uay的级电位Ve，即先测出输入电压Uay是属于首级电位链中的哪一大段，得到Uay的粗测结果；输入电压Uay接入首级求和器Σ η~充当被减数，参考电位点Vy1-Ve对应接到Σ η~充当减数，得到差值电压Uxm~Uxo，差值电压 Ux(Q-1)~Uffl 再通过首级放大器Fy1~Ftl，得到运算电压Uy((M)~Uy0,对应于级电位Ve的差值电压称为尾数电压Uxe，对应于级电位Ve的运算电压称为运算级电压Uye;求和器求出尾数电压Uxe = Uay-VpUxe的变化范围为(O~AVe)，AVd#为级电位的量化间距，AVg= (VmrVc)，令放大器Fe的放大倍数为Vp/ Δ Vg,经过放大器Fe后得到运算级电压Uyg’ Uye = UXG*VP/ Δ Vg,放大成Uye后，电压变化范围扩大至满量程O~Vp，级电位开关将运算级电压Uye取出送至开关总线Sa向次级输出。Uye经过采保器CBe采保后成为次级输入电压Uey，再交给次级进行精测，级间采保器CBe的作用是使两级的输入电压在一个采样周期内独立和稳定，从而使两个子级能够并行运行，形成流水线式转换； 次级LAD#e主要部分是次级对数链并行器LBXQ0，次级对数式电阻链R’T~IT1形成电位点Vp和V’ η~V’ ^，排除Vp后，V’ η~V’ ^为次级对数式参考电位点，V’ η~V’ I接到次级比较器CY1-CT1对应的反相端，次级输入电压Uey接到各次级比较器同相端，得到次级比较值I’ η~I’工，经过次级编码器BM’编码，得到次级对数律数字输出信号D’ t l~D’ ^ ;LAD#a和LAD#e两级共完成q+t位对数律的数字信号转换，Dtrl~Dtl为高位，D’ ~D’ ^为低位； 为了提高信噪比和信号动态范围值，拟采用对数律的电阻链，令两个子级LAD#a和LAD#0的电阻链采用对数律设计；首级和次级电阻链的对数化设计分析: 首级电阻链的对数化设计:LAD#a的电阻链阻值是常数，所以链电流Ia是常数，令基础电位Ve等于传感器有效探测的最小值，令基础电阻Re = Ve/Ia,RA/Re = n_l，RA为并不存在的虚拟起步电阻，首级链电阻都以RaS起点按大比值ητ递增，称大比值电阻链=R1 =Ra* nT、R2 = Ra* n 2*τ、……、rq_3 = Ra* n (<M)*T、RQ_2 = Ra* n= Ra* n (<M)*T，大比值电阻链Re~Rq产生了大比值电位链(VjVVj= nT)为:地、Ve J1 = V0MtJ2 = Ve* n2'V3 = V0^n 3*T........vQ_2 = ve*n (Q_2)*T、Vq^1 = ve*n (q-d*t、Vq = V0* nQ*T=vP,排除 vQ = vP点后，共Q个参考电位点(又称量化点)m......'Vy1，因为小于V0的区域为传感器探测无效区域，所以m~O) WVe为量化点，标记为(V1-Ve~O) — Ve，其它量化点的量化区间为:(V2~V1] — V” (V3~V2] — \、……、(Vq^1~VQ_2] — \_2，、(Vq~VQ_J — Vy1 ;首级的量化点为大比值ητ粗犷型的，所以中间要插入T个小比值η的次级精细型量化点； 次级电阻链的对数化设计:LAD#e的电阻链有T = 个电阻IT1~R’T，在首级中，已经求出尾数电压 Uxe = Uay-Vc, Uxg 的变化范围为(O ~AVe)，AVe = (V(G+1)-VG),VG = ve*nG*T>V(G+1) = V0* n (G+1)*T, AVg为首级级电位Ve的量化步长；理论上Ve~vte+1)中要插入次级中的T个精细量化点，Ve~V(e+1)的精细量化点为:V”Q = Vg = Ve* η= vG*n\v"2 =VG* η2、ν，，3 = VG* η3、……、v'_2 = VG* η (τ' V”h = VG* η (Τ4)，按照比值 η 等比递增，(v”T = VG* nT = vG+1为首级中下一阶量化点,排除在插入点之外)，这说明次级电阻链只要满足等比关系Π并乘一个系数，就可以实现对尾数电压的对数转换；实际上次级转换不是把精细量化点插入到\~V_中，而是把首级的尾数电压Uxg取出来，Uxg的变化范围为(O~Λ Vg)，经过对应放大器FG放大后首级尾数电压Uxg扩大成首级运算级电压Uye，令放大器Fe的放大倍数为Vp/ Δ VG, Uye = UXG*VP/ Δ Vg,电压变化范围扩大至次级的满量程O~Vp ;运算级电压Uye经过采保器CBe采保后成为次级输入电压Uey ;而次级电阻链中构造对数律量化点是关键，次级电阻链中，Rb为任意设定的虚拟电阻，T个链电阻按照比值η等比递增:R，I = Rb* η1』，2 = Rb* n2、R，3 = Rb* n3>......、R，T_2 = Rb* n (T-2)、R，T_! = Rb* n (卜1)、R’ T = RB*nT,自然形成T个按照比值η等比递增的电位量化点:0、V’ I = Vb* η1、V’ 2 =νΒ* η2、V’ 3 = νΒ* η3、……、V’ T_2 = νΒ* η (τ_2)、V’ = VB* n (H)，其量化区间为:(V，i ~O] — O、(V，2 ~V，J — V，(V，3 ~V，2] — V，2、……、(V，H ~V τ-2] — V τ-2，、(V，τ ~V’ T-J — V’ T-1 ;而V’ T = Vp被排除在该组量化点之外； 至此，该两级对数链ADC将模拟信号转换成了对数式数字信号，如果在此基础上，将基础电阻Re调整为调整电阻R*e，R*e = Re~Re/15，并且令R*e =探测器最小有效信号，将调整电阻R*e减小，会使信噪比曲线在小信号端有些下降，但是使动态范围增加。
9.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的两级对数链DAC，该DAC的电阻链和参考电位链都是对数关系；接收的对数律数字信号为:高位Dtrl~Dtl,低位D’ η~D’ ^ ;高位Dtrl~Dtl对应送到首级多路开关控制端Cltrl~屯，得到首级级电位Ve ;低位D’ η~D’ ^对应送到次级多路开关控制端d’，<~(!’ C1，得到次级级电位V’ B，令b等于(O~T-1)中的某个点，V’ b称为次级第b阶参考电位点，其中被选通的电位点为次级级电位V’ B ; LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式电阻链R’ τ~R’ i，次级对数式参考电位点V’ ’ ~V’ 0,次级电阻链的对数化设计同实施例 4.1 ； 次级电阻链形成T个参考电位点V’ H、V’ τ_2、…V’ 1、V’ C1，其量化区间为:(V’ I~O] — V，O、(V，2 ~V，J — V，”(V，3 ~V，2] — V，2、……、(V，H ~V，τ-2] — V，τ-2，、(V’ τ~r T_j — V’ T_i;可知V’ b的量化步长或称阶差Λν’ b = V’ b+1-v’ b;次级级电位开关JDWKG’控制端d’ t_i~d’ ^接收到低位数字信号D’ H~D’ ^后，在次级开关点S’ H~s’ ^中确定一个选通点S’ b,该选通点特别标记为S’ B,选通点S’ B对应的电位点V’ b为次级级电位V0b，次级级电位V0b的变化范围为T个电位点V’ 0、r 1、…、V’ T_2、V’ H，各个点的量化区间分别为:(V’ i ~V’ 0] — V’ O、(V’ 2 ~V’ J — V’ !> (V’ 3 ~V’ 2] — V’ 2、……、(V’ T-!~V’ τ-2] — V’ Τ-2，、(V’ Τ~V’ T-J — V’ T-!,所以次级级电位Vsb对应的模拟电压变化范围为O~Vp; LDA#a包括四部分:DZLa、SJQH、JDWKG和Σ Au ；DZLa 为首级对数电阻链，包括首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vy1~Ve，首级电阻链的对数化设计与实施例4.1相同；令g等于O~(Q-1)中任意数，每个首级电位点Vg对应接三个器件:求和器Σ g、缩减器和开关点Sg，称为g支路，电位点Vg与电位点Vg+1的电压称为电位点Vg阶差Λ Vg，三者关系为AVg = Vg+rVg ； 在与首级级电位Ve相加时，次级级电位V0b应该是以级电位Ve的尾数电压身份出现，注意到次级级电位V0h对应的模拟电压变化范围为O~VP，而电压变化范围应该为O~Λ Ve才合理，所以对应于第g阶电位，应该将V0b的变化范围由O~Vp缩减成O~Λ Vg，就需要用一个缩减器！^来完成这项任务，还要注意到每阶的AVg是不相等的，而是等比变化的，所以每阶缩减器^的缩减比例￥8也是等比变化的，令￥g= AVg/VP，则次级级电位V0b变成了缩减值Vvg，缩减计算为:VVg = V0B* Vg = V0B*AVg/VP，所以电压变化范围由V0b的O~Vp缩减成了 Vvg的O~AVg,缩减电压Vvg就是首级参考电位点Vcm~Ve中第g阶的尾数电压，等待选通；首级参考电位Vg作为粗犷模拟值，而对应的缩减电压Vvg作为Vg的尾数电压是精细模拟值，Vg与Vvg通过求和器Σ g相加，得到首级粗犷模拟值Vg和次级精细模拟值Vvg之和，称参考电位求和值V σ g，首级每个考电位Vg都对应存在一个参考电位求和值VΣ g等待输出；当首级级电位开关JDWKG控制端Cltrl~Cltl接收到高位数字信号Dtrl~Dtl后，确定了首级选通点Se，将对应的参考电位求和值V Σ g作为级电位求和值U Σ G输出到汇总器Σ au，汇总器Σ _实际上只接收到唯一的级电位求和值Use，作为数模转换值Uae输出；至此，两级对数链DAC转换完成。
10.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的半阶式量化点的两级对数链DAC，在于参考电位点的设定进行了半阶化处理，首级半阶参考点Ug，首级半阶电阻Pg，次级半阶参考点U，b，次级半阶电阻P’ b ;与原电阻链的对应关系为=Ug — Vg, Pg — Rg, U’ b — V’ b，P’ b — R’ b ;所谓半阶就是令参考电位点在原有基础上上移半阶，计算方法为: 参考电位点全部上调半阶，变为:首级半阶参考点Ug = (vg+vg* n)/2,首级半阶电阻Pg= (Rg+Rg*n)/2;次级半阶参考点U’b= (V’b+V’b*ii)/2，次级半阶电阻:P’b =(R’ b+R’ b*n)/2 ;这样，参考电位点和电阻全部上调半阶。
【文档编号】H03M1/66GK103986467SQ201310048568
【公开日】2014年8月13日 申请日期:2013年2月7日 优先权日:2013年2月7日
【发明者】陈启星 申请人:陈启星
【专利摘要】一种基于电压跟随开关的多级并行式ADC及DAC，用电压跟随开关作为信号开关，传递信号或阻断信号。电压跟随开关由电压跟随器和电源回路开关两大模块组成，电源回路开关是置于该跟随器工作电源回路上的电子装置，可以通过开关控制信号控制其通断，从而控制其跟随器信号回路的通断。利用集成运放跟随器的特性，使得该开关在信号通时接近于理想化导通，在信号断时相当于电阻无穷大。跟随开关应用于ADC和DAC，可以构成基于跟随开关的m级＊q位等电阻链式ADC、m级＊q位等电阻链式DAC、两级对数电阻链式ADC、两级对数电阻链式DAC、多级对数电阻链式ADC、多级对数电阻链式DAC、数字式对数转换器、数字式反对数转换器。
【专利说明】基于电压跟随开关的多级并行式ADC及DAC
[0001]【技术领域】:本发明属于数字通信、数字开关和模数转换器、数模转换器范畴。
[0002]【背景技术】:A/D转换器发展了 30多年，经历了多次的技术革新，从并行、逐次逼近型、积分型ADC，到近年来新发展起来的Σ -Δ型和流水线型ADC，它们各有其优缺点，能满足不同的应用场合的使用。
[0003]逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。Σ -Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。闻速闻位的ADC是最如端技术，本发明提出了一种新型的闻速闻位的ADC。
[0004]DAC有很多种，由于电流源型DAC的误差小些，所以成为当前DAC制造主流，有:二进制电流源加权型、单位电流源型、分段电流舵型等，然而目前无论哪种DAC，其基本原理本
质上是权电流法:将数字 信号变成不同的权(fd1，〗2，〗3，......) Iimit电流，然后再叠加并
经过运算放大器转换成模拟电压信号。本发明提出了无需权电流的DAC。
[0005]本发明先作出一些预先说明:
[0006]?集成运算放大器(简称集成运放)的同相输入端简称同相端，反相输入端简称反相端。
[0007]?电压跟随器(简称跟随器)是由集成运放连接而成的电路，将集成运放的反相端与输出端短接后，成为跟随器，根据电子技术知识可知，信号从同相端输入，输出端的电压会精确跟随并等于输入信号，信号电压从输入端至输出端的电压降极小(可小于ιο_8ν)，从工程角度说是零电压降或导通电阻等于零；同时，输入电阻极大(可达109Ω)，从工程角度说是输入电阻等于无穷大。
[0008]?电压跟随开关(简称跟随开关)的输入、输出信号电压存在着有效区间，本文中所有信号电压都处于有效区间。
[0009]?临界开关SAg符号的意思为第λ级第g阶临界开关；
[0010]?为了描述简明，约定用正逻辑，高电位用“ I”表示，低电位用“O”表示；约定在比较器中，被测信号大于参考电压时，输出为“I”；实际上，可以推广到不同的约定；
[0011]?将本发明的对数压扩律的多级并行式超高速ADC及DAC分别简称为对数ADC及对数DAC，将对数ADC及对数DAC合称为对数ADDA ;将对数ADC、对数DAC、对数ADDA的子级分别简称为子级ADC、子级DAC、子级ADDA，两级或两级以上子级称多级；对数ADDA由多级子级ADDA构成；对数ADC、对数DAC、对数ADDA、子级ADC、子级DAC、子级ADDA的符号分别为 AD##、DA##、A##D、AD#、DA#、A#D ；
[0012]?用λ通配α、β、y…；其α、β、y…实际上就是1、2、3...,为了避免编号冲突而采用的方法；α级、β级、Y级…表示第I级、第2级、第3级…，m级为末级；λ级转换位数为q λ ； μ = λ+l表示λ的次级；
[0013].α级为最大级，SP α级对应着N位二进制数的最高的qa位，β级、Y级…对应的位数依次减小#抄_ = 4级* 3位=12位，α级Da2DaPatl三位对应着最高的D11DltlD9位，β级三位D02DeiDeci对应着次高的D8D7D6位，……
[0014]?级电位开关JDWKG包括多路开关DLKG和临界开关组U KGZ两类，这两类开关是可以等效置换的，所以如果某个地方描述了其中的一类开关，也就是描述了另一类开关。
[0015]?对于对数ADC而言，UAy为第λ级输入的正向波动模拟电压信号，以下简称输入电压UAy，而交流模拟电压信号仅出现在第α级的前置电路之前，用小写的uay表示；以级电位VXG为桥梁,输入电压UAy转换为级电位VAe进而转换为数字信号Da (q-1)***DA0;
[0016]?对于对数DAC而言，第λ级数字信号DA((rl)-DACI转换为级电位，级电位经过比例缩减后就是输出正向模拟电压信号，简称输出电压；
[0017]?输入电压和输出电压合称为模拟电压；
[0018]?一个子级全 并行式ADC以下简称并行器，采样保持器简称采保器CB。
[0019]?具体电路是不胜枚举的，本发明中的电路实现过程只是举例；
[0020]?下标不改变符号的性质，如CB是采保器，CB0仍然是采保器，下标e只是级别注脚；下标(Q-1)~O表示第(Q-1)阶~O阶；下标(T-1)~O表示第(T-1)阶~O阶；下标(q-Ι)~O表示第(q_l)位~O位；下标(t_l)~O表示第(t_l)位~O位；下标a、β、Y表示级；
[0021]?虚线框框住的电路为一个模块，虚线框角上有一个模块名。
[0022]?如果一个被定义过的符号如V1在后面某处重新进行了定义，则从该处起执行新定义;
[0023]发明申请内容:
[0024]一种基于电压跟随开关的多级并行式ADC及DAC，其特征是用电压跟随开关作为信号开关，传递信号或阻断信号，电压跟随开关由电压跟随器(简称跟随器)和电源回路开关(简称电源开关)两大模块组成，电源开关是置于该跟随器工作电源回路(简称电源回路)上的电子装置，可以通过开关控制信号(简称控制字)控制该跟随器电源回路的通断。
[0025]该跟随器在工作电源被接通(简称电源通)的状态下处于电压跟随状态，信号从同相端输入，其输出端的电压会精确等于其同相端的电压，使输入端的信号传送到输出端(简称信号通)，信号通时电压降极小(可小于10_8v)，从电子技术角度说可视为零电压降或导通电阻等于零，接近于理想化的短路导通；跟随器在工作电源被切断(简称电源断)的状态下，其输出端就与其同相端呈信号阻断状态(简称信号断)，信号断时输出端与其同相端电阻值极大(可达IO9 Ω )，从电子技术角度说可视为电阻等于无穷大，接近于理想化的关断，
[0026]跟随开关在电源通时信号通，电源断时信号断，所以，跟随开关可以通过控制字来控制其跟随器电源回路的通断，从而控制其跟随器信号回路的通断。
[0027]通过对电源开关控制逻辑的设计，可以将跟随开关构造成临界开关SAg，临界开关SAg的逻辑关系为:当IAg = O或I λ (g+1) = I时，临界开关SAg信号断；只有处于临界状态时，g卩，当IAg = I且IA(g+1) = O时，临界开关SAg信号通；SAg包括后述的SAgl、SAg2和SAg3等多种构造的临界开关。
[0028]一组临界开关构成级电位开关，级电位开关JDWKGa包括临界开关组(UKGZa)和多路临界开关(简称多路开关DLKGa)，临界开关组是将一组临界开关的输出端并联成公共端，这些临界开关所有的输入端构成临界开关组的输入端组，通过控制字直接选通其中的一个输入端为选通端；多路开关是由一个解码器与一个临界开关组构成，先通过解码器将数字信号解码成控制字后，再通过控制字选通其中的一个输入端为选通端；
[0029]跟随开关应用于ADC和DAC，可以构成基于跟随开关的m级* q位等电阻链式ADC、m级* q位等电阻链式DAC、两级对数电阻链式ADC、两级对数电阻链式DAC、多级对数电阻链式ADC、多级对数电阻链式DAC、数字式对数转换器、数字式反对数转换器。
[0030]实施例(其编号与【专利附图】
【附图说明】编号相对应)
[0031]实施例1.1--临界开关。当IAg = 0或Ιλ(8+1) = I时，临界开关SAg信号断；
只有当Ixg=I且Ιλ (g+1) = O时，临界开关SAg信号通；SAg包括后述的SAgl、SAg2和SAg3等多种构造的临界开关。选通点SAe的电位为第λ级第G阶电位VAe，称为第λ级的级电位
V“。
[0032]实施例1.2.1--SAgl类无损临界开关。其中集成运放，反相端与输出端短接而
成为跟随器。将三极管VT1、VT3、VT0和VT2安装在AAg的电源回路上，只有当IAg= I且IA(g+1) =0时，AAg电源通(解释:当IAg= I使VTl和VT3饱和导通，并且IA(g+1) =0使VTO和VT2饱和导通时，使AAg电源通)，使Aas信号通；反之，只要Ixg = O或IA(g+1) = 1，都会有AAg电源断(解释:只要IAg = 0就会使VTl和VT3截止，同样，只要IMg+1) = I就会使VTO和VT2截止)，这 时AAg无放大作用，又由于同相端输入电阻极大，所以AAg信号断。
[0033]为了简化电路，VTO和VT2可以任意短路一个，VTl和VT3也可以任意短路一个。
[0034]实施例1.2.2---SAg2类无损临界开关。其中AAg为电压跟随器，将三极管VT4、
VT5、VT6、VT7、VT8、VT9安装在AAg的电源回路上，同样只有当Ixg=I且IA(g+1) = O时，AAg电源通(解释:当I λ g = I使VT6和VT9饱和导通，同时有I λ (g+1) = O使VT5和VT8截止，从而使VT4和VT7饱和导通)，使AAg信号通；反之，只要Ixg = O或IA(g+1) = l，AAg都会电源断(解释:只要I λ g = O就会使VT6和VT9截止，同样，只要I λ (g+1) = I就会使VT5和VT8饱和导通，集电极电位V5e和V8c为低，从而使VT4和VT7截止)，使AAg信号断。
[0035]为了简化电路，VT6和VT9可以任意短路一个，VT4和VT7也可以任意短路一个.[0036]实施例1.2.3—广义的无损临界开关(SAg3类)。因为控制AAg电源通断的电源开关可以有多种设计，所以广义的定义，KSl和KS3为高电位导通电源开关，KSO和KS2为低电位导通电源开关，只有当I Ag = I且I λ (g+1) = O时，使KSl和KS3导通，并且使KSO和KS2导通,才可以使Αλ8电源通,使Αλ8信号通；反之,只要IAg = O或IA(g+i) = I，都会使使KSl和KS3截止或使KSO和KS2截止，会使得AAg电源断，所以AAg信号断。
[0037]实施例1.2.4q位多路开关。其中Saci~Sa (的)为第λ级O阶~(Q-1)阶临界开关，框住这些临界开关的方框标记为第λ级临界开关组UKGZA ;νλ(ι~νλ((Μ)为第λ级O阶~(Q-1)阶输入端电位；Ia(!~Ιλ ttH)为第λ级O阶~(Q-1)阶控制字；dA(l~dA ((rl)为第λ级多路开关的控制端。解码器JMa将控制端的数字信号解码为第λ级O阶~(Q-1)阶控制字Ιλ(!~Ιλ (Q-1)，得到第O阶~(Q-1)阶输入端电位(!~Vxtthl)的选通端。
[0038]实施例2.1—基于跟随开关的m级* q位等电阻式对数ADC。为了简明的解释原理，该例和实施例3.1中所有子级都采用q位，而理论上各级可以是不同的位数；原始输入交流信号Uay经过前置电路QZDL处理后，成为第α级输入电压Uay;第λ级输入电压UAy的范围为0~Vp，第λ级子级AD#a对第λ级输入电压UAy进行AD转换，由四大模块及过程完成:
[0039]1、级电位VAe形成模块；Q = 2%第λ级并行器的分压电阻链Ra ((Μ)~Raci形成第入级电位参考点νλ((Μ) ~VA(I，对应接到并行器中比较器Ca _)~Cai的反相端，第λ级输入电压UAy接到并行器中比较器Ca ((Μ)~Ca i的同相端，与电位参考点Va ((Μ)~Vaq进4丁比较，得到弟λ级比较值I λ (?Η)~I λ丨为I a (q-d~I a (G+i) = 0，Ιλ<；~Ιλ? = I，！Ag为恒O值，Ιλ。为恒I值，即得知 V λ (G+1)〉υλy > vAe，形成级电位为νλ(；令比较值I
λ (Q-1) I λ I
通过编码器BMa进行编码后，得到级电位VAe的数字输出值为Da ( 1)~Daci ;至此，以级电位Vw为桥梁，输入电压υλ?转换为级电位νλ(；进而转换为数字信号Dx (,-!,---Dxo ；
[0040]2、级电位VAe取出模块;AD##中，除了末级以外，都需要将级电位VAe取出为进行下级转换作准备；完成该项工作的模块就是级电位开关，包括临界开关组UKGZa和多路开关DLKGa两类，参考电位点Va (Q_n~ νλ(ι逐个与开关点Sa ((Μ)~Saci进行算术连接；AD#a中的虚线框UKGZa框住的为临界开关组符号图，通过前述的临界开关的选通控制，确定选通点SAe;AD#e中的实线框DLKGe框住的为多路开关符号图，通过前述的多路开关的选通控制，确定选通点SAe;AD#Y中的实线框JDWKGy框住的器件组包含了多路开关和临界开关组两种符号图，通配两类开关，通过前述的两类开关的选通控制，确定选通点SAe;选通点Sac对应于级电位Va e。
[0041]3、级间运算模块。第λ级的输入电压UAy经过第λ级采保器CBa后成为稳态电压U’ Ay，级间采保器CBa的作用是使各子级的输入电压在一个采样周期内独立和稳定，从而使m个子级能够并行运行，形成流水线式转换。取出级电位的目的是进行下一级的转换，设每个子级转换位数都为q位，Q = 2%电阻链将电压Vp分为Q等分，每等分电压Λ V为固定值AV = Vp/Q;级电位VAe是小于并最接近于输入电压UAy的参考电位点，在第λ级的测量精度以内，认为Vw = υλ?,由求和器Σ λ完成求尾数电压运算UAx = UAy-VAe，尾数电SUax的范围为O~Λ V，再由放大器FDa将尾数电压信号放大Q倍，得到υ(λ+1)? = Uuy = Q* Uax，所以Uliy的范围扩大至满量程O~Vp，成为第μ级的输入电压，进入μ级ADCli进行高一级精度的测量和转换。
[0042]4、对数转换模块，该例的对数转换模块有模拟式转换和数字式转换两种，数字式转换的前提是将总输入电压Uay转换成了高位数等量化间距的数字信号，然后将该高位数字信号通过对数查表器转换成低位数对数量化间距的数字信号；模拟式转换是在第α级输入前，用模拟式对数转换器将线性输入电压转换成对数输入电压，而ADC实际上是将对数输入电压转换成了对数量化间距数字信号；
[0043]实施例2.2——前置电路QZDL的T作原理:当采样执行信号到来时，令采保器CB对原始输入交流信号Uay进行采保，得到一个在采样周期内保持固定的交流采保信号ug;正负判别器ZFPx对Ug进行极性判别与处理，当Ug > O时，令极性寄存器Dx = 0，ZFPx的判别输出信号Ug = ug，当Ug < O时，令Dx = I，Ug = -ug,所以，Ug只有正极性Ug = I Ug I，称正输入电压Ug ;模拟对数压缩律模块LOG是可选项，当采用模拟式压缩技术时需要LOG模块(LOG模块有成熟技术，不赘述，本文说到对数律压缩时包括作为对数近似压缩律的A压缩律和μ压缩律)，这时第α级输入电压Uay等于Ug的对数压缩律，在等间隔AD转换后得到的是对数压缩律的数字信号；当不采用LOG模块时Uay = Ug, AD转换为线性的；
[0044]实施例2.3——信号正负判别器工作原理[0045]当Ug为正时，YFa为低电位，Dx= O, Sx上拨使Ug直接输出至Ug ；RC5 = Rc6使YFb放大倍数等于负1，当Ug为负时，YFa为高电位，Dx = 1，Sx下拨使Ug通过YFb反相输出至Ug ；
[0046]实施例3.1—基于跟随开关的m级* q位等电阻式对数DAC。
[0047]N位数字信号按m级* q位分配如下:
[0048](DU、...、D0) — (Dα (Y1)> …、Dα0)、(D0 μ)、…、Deo)、***> (Dm(q-1)^...、Dm0)，D 对
d输送到对应的级电位开关控制端:(da ((rl)、…、da(l)、((1β ((rl)、…、de(l)、…、((ImCrl)'…、
dmo)，
[0049]第λ级子级DACa对第λ级数字信号(Da ((rl)、…、Dao)进行DA转换由四大模块完成:
[0050]1、级电位νλ(；形成模块。Q = 2%第λ级并行器的分压电阻链RMq_d~Raci (先不包括半阶电阻U形成第 λ级电位参考点νλ((Μ)~Vaci，接收到数字信号φλ ((rl)、…、Dao)后，对应于数字信号的参考电位点νλ(;为级电位；
[0051]2、级电位VAe取出模块。需要将每个级的级电位VAe取出，为求取每级的输出电压νφψ做准备；与实施例2.1中的级电位VAe取出模块及过程相同；
[0052]3、级间运算模块。级电位νλ(；与输出电压Vtcv及缩减倍数Ψλ三者关系为=Vtcv=νλ(；/Ψλ,(注意到Q = 2O，其中Ψλ =Q^1),即第λ级缩减器的缩减倍数为
=Q(H), Φ通配a、β、Y、…、m,而a、β、Y、…用数值表示则为a = 1、β = 2> Y=3、…，所以，用Φ表示为第几级，例如，第Y级即第3级，Φ =3，则^\ =Q2;补偿器Σ Φ和缩减器也可以用一个加法-比例电路Σ ΨΦ完成；将所有级别的Vtcw用总求和器Σ ψ求和，得到总输出模拟电SVv ；
[0053]4、对数转换模块。该例的对数转换模块也是有模拟式转换和数字式转换两种，数字式转换是在接收到低位数对数量化间距的数字信号后，将该对数数字信号通过反对数查表器转换成高位等量化间距数字信号，为了提高信噪比，可以对参考电位点作半阶化处理，将反对数查表器改为提高半阶量化间距的反对数查表器，该对数数字信号通过该查表器转换成高位等量化间距数字信号，再用高位数等量化间距的DAC转换成模拟信号；模拟式转换是在DAC完成了数模转换后，再将该对数模拟信号用模拟式反对数转换器转换成线性输出电压；线性DAC为了提高信噪比，也可以对参考电位点作半阶化处理，最小量化间距AV=VP/Qm，将各级的参考电位点都上调AV/2，为此，只要在各级零电位上面增加一个半阶电阻 Rw，分别为=R“ =Ral/(Qm_“2)，R0A =RM/(Qm_”2)，……，Rn^ = Ra / (Q" * 2)；
[0054]实施例4——基于跟随开关的两级对数链ADC。该对数链ADC包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#e为次级对数链子ADC ;前置电路无需Log模块；
[0055]首级LAD#a完成q位转换，对数律电阻链Rq~R1和Re将电压O~Vp分为Q+1大段,共Q+2个电位点,排除掉O点和Vp后,剩下Vcm~Ve为参考电位点(又称量化点)，为Q=2q阶，将参考电位链Vcm~Ve设计成对数律，Vq^1~V1接入对应的首级比较器Ccm~C1的反相端，首级输入电压Uay接入各首级比较器的同相端，得到首级比较值Iy~I1，再经过首级编码器BM编码后，产生首级对数律数字输出信号Dtrl~Dtl ;由首级比较值Iy1~I1或数字输出信号Dtrl~Dtl， 控制级电位开关JDWKG而得到对应于输入电压Uay的级电位Ve，即先测出输入电压Uay是属于首 级电位链中的哪一大段，得到Uay的粗测结果；输入电压Uay接入首级求和器Σ Q_1~Σ ^充当被减数，参考电位点乂㈧~Ve对应接到Σ η~Σ。充当减数，得到差值电压υχ_~Uxtl,差值电压υχ_~Uxtl再通过首级放大器Fm~Ftl,得到运算电压Uy((M)~Uytl,对应于级电位Ve的差值电压称为尾数电压Uxg(因Uxg的位置是随机的，无法标出)，对应于级电位Ve的运算电压称为运算级电压Uye ;求和器求出尾数电压Uxg =Uay-VpUxe的变化范围为(O~AVe)，AVe称为级电位的量化间距，AVe= (V^1)-Ve),令放大器Fe的放大倍数为Vp/ Δ Vg,经过放大器Fe后得到运算级电压Uye，Uye = Uxg * Vp/ Δ VG,放大成Uye后，电压变化范围扩大至满量程O~Vp，级电位开关将运算级电压Uye取出送至开关总线Sa向次级输出。Uye经过采保器CBe采保后成为次级输入电压Uey，再交给次级进行精测，级间采保器CBe的作用是使两级的输入电压在一个采样周期内独立和稳定，从而使两个子级能够并行运行，形成流水线式转换；
[0056]次级LAD#e主要部分是次级对数链并行器LBXQe，次级对数式电阻链R’ τ~R’:形成电位点Vp和V’ T_i~V’ C1，排除Vp后，V’ H~V’ ^为次级对数式参考电位点，V’ H~V’ !接到次级比较器C’ H~C’ !对应的反相端，次级输入电压Uey接到各次级比较器同相端，得到次级比较值I’ H~I’ i，经过次级编码器BM编码，得到次级对数律数字输出信号D’ η~D’ ^ ;LAD#a和LAD#e两级共完成q+t位对数律的数字信号转换，Dtrl~Dtl为高位，D’ t-1~D’。为低位；
[0057]为了提高信噪比和信号动态范围值，拟采用对数律的电阻链，令两个子级LAD# a和LAD#i3的电阻链采用对数律设计；首级和次级电阻链的对数化设计分析:
[0058]首级电阻链的对数化设计:LAD#a的电阻链阻值是常数，所以链电流Ia是常数，令基础电位乂0等于传感器有效探测的最小值，令基础电阻Re = Ve/Ia,RA/Re = n-l，RAS并不存在的虚拟起步电阻，首级链电阻都以RaS起点按大比值ητ递增，称大比值电阻链:
R1 = Ra* ητ、R2 = RA*n2*T........Rq_3 = Ra* n (Q_3)*T、RQ_2 = Ra* n (Q_2)*T、Rq^1 = Ra* n (Q—1)' 大比值电阻链Re~Rq产生了大比值电位链(Vj+1/Vj = ητ)为JiiUVpV1 = νθ*ητ>ν2 =
V0 * η 2'V3 = V e * η 3*τ........\_2 = V e * η (的Vq-! = V e * Π (q^tJq = V 0 * η q*t = Vp，排
除Vq = Vp点后,共Q个参考电位点(又称量化点)为......、VQ_1;因为小于V0的区
域为传感器探测无效区域，所以(V1~Ve~O) WVe为量化点，标记为(Vi~Ve~0) — Ve，其它量化点的量化区间为:(V2~V1] — \、(V3~V2] — \、……、(Vp1~vQ_2] — \-2，、(Vq~VJ — 级的量化点为大比值ητ粗犷型的，所以中间要插入T个小比值η的次级精细型量化点；
[0059]次级电阻链的对数化设计:LAD#e的电阻链有T = 个电阻R’ i~R’ τ，在首级中，已经求出尾数电压Uxg = Uay-Vc, Uxg的变化范围为(O~Δ Ve)，AVg= (V(g+1)-Vg)，Vg =Ve*nG*T>V(G+1) =Ve*n(G+1)*T, ΛVe为首级级电位Ve的量化步长；理论上Ve~v(e+1)中要插入次级中的T个精细量化点，Ve~V(e+1)的精细量化点为:V”Q = Vg = Ve* η'V' = Ve* η1、V”2 = Vc* η2、V” 3 = VG* n3、……、V”T_2 = vc* η (τ_2)、Ψ’ = vc* n (η)，按照比值 n 等比递增，(v”T = vG* nT = vG+1为首级中下一阶量化点,排除在插入点之外)，这说明次级电阻链只要满足等比关系n并乘一个系数，就可以实现对尾数电压的对数转换；实际上次级转换不是把精细量化点插入到\~ν_中，而是把首级的尾数电压Uxg取出来，Uxg的变化范围为(O~Λ Ve)，经过对应放大器Fe放大后首级尾数电压Uxe扩大成首级运算级电&Uye，令放大器FG的放大倍数为Vp/AVe，Uye = Uxg * Vp/AVg,电压变化范围扩大至次级的满量程O~Vp ;运算级电压Uye经过采保器CBe采保后成为次级输入电压Uey ;而次级电阻链中构造对数律量化点是关键，次级电阻链中，Rb为任意设定的虚拟电阻，T个链电阻按照比值
η 等比递增:R，! = Rb* nW 2 = Rb* n2、R，3 = Rb* n3>......、R，τ_2 = RB* n (t-2)、r，η =
RB*n(H)、R，T = RB*nT，自然形成τ个按照比值η等比递增的电位量化点=(KV)1 = vB* n1、V’ 2 = νΒ* η2, V，3 = vB*n3、……、V，τ_2 = vB*n(T' v，h = vB* n (τ_?，其量化区间为:(v，I ~ο] — 0、(v，2 ~V，J — V，p (V，3 ~V，2] — V，2、……、(V，η ~V，τ_2] — V，τ_2，、(V’ T~V’ T_J — V’ H ;而V’ T = Vp被排除在该组量化点之外；
[0060] 至此，该两级对数链ADC将模拟信号转换成了对数式数字信号，信噪比为曲线3，信噪比恒定；如果在此基础上，将基础电阻Re调整为调整电阻R*e，R*e =Re~Re/15，并且令R*e =探测器最小有效信号，将调整电阻R*e减小，会使信噪比曲线在小信号端有些下降，但是使动态范围增加，信噪比为曲线4 ;
[0061 ] 实施例5.1—基于跟随开关的两级对数链DAC，该DAC的电阻链和参考电位链都是对数关系；接收的对数律数字信号为:高位Dtrl~Dtl，低位D’ η~D’ ^ ;高位Dtrl~Dtl对应送到首级多路开关控制端Cltrl~Cltl，得到首级级电位Ve ;低位D’ η~D’ ^对应送到次级多路开关控制端d’，<~(!’ C1，得到次级级电位V’ B，令b等于(O~T-1)中的某个点，V b称为次级第b阶参考电位点,其中被选通的电位点为次级级电位V’ B ；
[0062]LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式.电阻链R’ τ~ R’ i，次级对数式参考电位点V’ η~V’ 0,次级电阻链的对数化设计同实施例4.1 ；
[0063]次级电阻链形成T个参考电位点V’ h、V’ τ_2、…V’ pV’ C1，其量化区间为:(V’ i~O] — V，O、(V，2 ~V，J — V，”(V，3 ~V，2] — V，2、……、(V，H ~V，τ-2] — V，τ-2，、(V’ T~r T_j — V’ H ;可知V’ b的量化步长或称阶差Λν’ b = V’ b+1v’ b;次级级电位开关JDWKG’控制端d’ H~d’ ^接收到低位数字信号D’ H~D’ ^后，在次级开关点S’ H~S’ ^中确定一个选通点S’ b,该选通点特别标记为S’ B,选通点S’ B对应的电位点V’ b为次级级电位V0b，次级级电位V0b的变化范围为T个电位点V’ 0、r 1、…、V’ T_2、V’ H，各个点的量化区间分别为:(V’ i ~V’ 0] — V’ O、(V’ 2 ~V’ J — V’ !> (V’ 3 ~V’ 2] — V’ 2、……、(V’ T-!~V’ τ-2] — V’ τ-2，、(V’ τ~V’ T-J — V’ H，所以次级级电位Vsb对应的模拟电压变化范围为O~Vp;
[0064]LDA#a包括四部分:DZLa、SJQH、J DffKG和Σ Au ；DZLa为首级对数电阻链，包括首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vy1~Ve，首级电阻链的对数化设计与实施例4.1相同；$g等于O~(Q-1)中任意数,每个首级电位点Vg对应接三个器件:求和器Σ g、缩减器11^和开关点Sg，称为g支路，电位点Vg与电位点Vg+1的电压称为电位点Vg阶差AVg, 二者关系为AVg = Vg+1-Vg;
[0065]在与首级级电位Ve相加时，次级级电位VeB应该是以级电位Ve的尾数电压身份出现，注意到次级级电位V0h对应的模拟电压变化范围为O~VP，而电压变化范围应该为O~Δ Vg才合理，所以对应于第g阶电位，应该将Vsb的变化范围由O~Vp缩减成O~Λ Vg，就需要用一个缩减器ΨΧ来完成这项任务，还要注意到每阶的AVg是不相等的，而是等比变化的，所以每阶缩减器Ψ8(Ψ大写)的缩减比例Ψ8(Ψ小写)也是等比变化的，令Vg =Λ Vg/VP，则次级级电位V0b变成了缩减值Vwg，缩减计算为-.Vvg = V0B * Ψ8 = ν0Β * AVg/Vp,所以电压变化范围由Vsb的O~Vp缩减成了 Vvg的O~Λ Vg，缩减电压Vvg就是首级参考电位点AV1~Ve中第g阶的尾数电压，等待选通；首级参考电位Vg作为粗犷模拟值，而对应的缩减电压νΨ8作为Vg的尾数电压是精细模拟值，Vg与Vvg通过求和器Σ g相加，得到首级粗犷模拟值Vg和次级精细模拟值Vvg之和，称参考电位求和值V Σ g，首级每个考电位Vg都对应存在一个参考电位求和值V Σ g等待输出；当首级级电位开关JDWKG控制端Cltrl~Cltl接收到高位数字信号Dtrl~Dtl后，确定了首级选通点Se，将对应的参考电位求和值Vsg作为级电位求和值Use输出到汇总器Σ αυ，汇总器Σ _实际上只接收到唯一的级电位求和值U Σ(；，作为数模转换值Uae输出；至此，两级对数链DAC转换完成。
[0066]令人困惑的是，求反对数为什么也用对数链？实际上想像一下，模拟信号从对数链进去变成数字信号，然后数字信号原封不动地从相同构造的对数链出来，自然会还原成原来的模拟信号。比如Uay = V’ 3经对数链AD转换成D2D1Dtl = 000和D’ 3D’ 2D’ # Q =0011 ;而D2D1Dtl和D’ 3D’ 2D’山’ C1经对数链DA转换还原后还是V’ 3 ;实际上对数_反对数的逆过程是通过AD-DA的逆过程完成。
[0067]实施例5.2——基于跟随开关的半阶式量化点的两级对数链DAC，本DAC的基本原理与实施例5.1相同，差别在于参考电位点的设定进行了半阶化处理，本DAC的参考电位点采用理论分析中叙述的半阶式量化点(第2页，第15行)，令参考电位点全部上移半阶简称半阶参考点，电阻全部上移半阶简称半阶电阻；用Ug表示首级半阶参考点，Pg表示首级半阶电阻，U’b表示次级半阶参考点，P’b表示次级半阶电阻；与原电阻链的对应关系为:Ug —Vg，Pg — Rg，U’ b — V’ b，P’ b — R’ b ;所谓半阶就是令参考电位点在原有基础上上移半阶，计算方法为:
[0068]参考电位点全部上调半阶,变为:首级半阶参考点Ug = (Vg+Vg* η)/2,首级半阶电阻Pg= (Rg+Rg*n)/2;次级半阶参考点U’b=…’^’,!^/^，次级半阶电阻:？、=(R’ b+R’ b*n)/2 ;这样，参考电位点和电阻全部上调半阶；
[0069]两级对数链DAC半阶化后，即成了半阶式量化点的两级对数链DAC，参考电位点半阶化后，量化步长为原来的一半，可以使量化误差降低至原来的1/4，[S/NjU提高101og4=6.02dBo
[0070]实施例6.1—基于跟随开关的数字式对数转换器。
[0071]对于一个线性模拟信号，先用实施例4.1描述的两级共N位的对数链ADC转换成N位对数律数字信号，再通过一个N位的线性DAC转换成输出模拟信号，该输出模拟信号就是对数律的模拟信号。
[0072]实施例6.2—基于跟随开关的数字式反对数转换器。
[0073]对于一个对数律模拟信号，先用一个N位的线性ADC转换成N位对数律数字信号，再用一个N位两级对数链DAC转换成输出模拟信号，该输出模拟信号就是线性模拟信号。N位两级对数链DAC与实施例5.1描述的相同。 [0074]实施例7.1—基于跟随开关的三级以上对数链ADC。与两级对数链ADC原理相同，只是将次级改作末级，而增加一个或数个与首级结构相同的中间级，如次级、第三级、第四级等。
[0075]实施例7.2—基于跟随开关的三级以上对数链DAC。与两级对数链DAC原理相同，新增级与次级相同，包括电阻链、级电位开关和对应的缩减器组；多个新增级也是如此。【专利附图】
【附图说明】
[0076]为了审阅更加方便，有意将实施例与附图的编号对应。相同标号的在一个地方解释后一直到对该标号追加解释前有效；图中所有下标Ag称为第λ级第g阶；
[0077]图1.1是临界开关的符号图，其中下标Ag为第λ级第g阶，矩形块SAg为第λ级第g阶临界开关，VAg为第λ级第g阶信号点，IAg为第λ级第g阶控制值，IA(g+1)为第λ级第g+Ι阶控制值，Sa为第λ级开关总线；VAe为第λ级总线电位。
[0078]图1.2.1是SAgl类无损临界开关原理图，其中AAg为跟随器；VAg、IAg、IA(g+1)、SA、Vag与图1.1相同；VT1和VT3为NPN型三极管，VTO和VT2为PNP型三极管；+VP为电源正极，-Vn为电源负极；虚线框中的电路构成了 SAgl类无损临界开关。
[0079]图1.2.2 是 Sa g2 类无损临界开关原理图，其中 AAg、VAg、IAg、IA (g+1)、SA、+VP、-VN 与图1.2.1相同；VT4至VT9为NPN型三极管，V5c和V8c分别为VT5和VT8的集电极电位瓜为电阻；虚线框中的电路构成了 SAg2类无损临界开关。 [0080]图1.2.3是广义的无损临界开关(SAg3类)原理图，其中AAg为跟随器；VAg、IAg、Ιλ (g+1)、Sp VAe与图1.1相同；KS1和KS3为高电位导通电源开关，KSO和KS2为低电位导通电源开关。
[0081]图1.2.4是q位多路开关原理图。其中Saq~Sa^1)为第λ级O阶~(Q-1)阶临界开关，框住这些临界开关的方框标记为第λ级临界开关组LJKGZa ;νλ(ι~νλ((Μ)为第入级O阶~(Q-1)阶输入端电位；Ιλ。~Ιλ((Μ)为第入级O阶~(Q-1)阶控制字；dA。~dA((rl)为第λ级多路开关的控制端。框住这些临界开关组UKGZa和解码器JMa的虚线框标记为第λ级多路开关DLKGa ；
[0082]图2.1是基于跟随开关的4级* 3位等电阻式对数ADC原理图。本说明中用λ通配图中出现了的α、β、y、δ和m ;uay为原始输入交流信号；QZDL为前置电路；UAy为第入级输入电压；Ra7~Rao为第入级分压电阻链；VA7~Vaci为第λ级电位参考点；CA7~Cju为第λ级比较器；Ιλ7~Ιλ1为第λ级比较值；Ιλ8为恒O值，Iaq为恒I值，Da2~Daq为第λ级数字输出值；Vp为电源正极；ΒΜλ为第λ级编码器；Sa7~Satl为第α级临界开关开关点，框住Sa7~Satl和控制值Ia8~Iatl的虚线框UKGZa为临界开关组，(Ιλ8有两个名字，在比较器中称比较值，而在级电位开关中是起控制作用的，称控制值，所有出现在两个地方的Ιλ8只是名字不同，但两者是用导线连通的同一个值，后面的I’ Ag、Ig、I’g也是这样)；Se7~Seci为第β级多路开关开关点，dA2~dA(l为第λ级多路开关的控制端，框住S07~Setl和de2~de(l的实线框DLKGe为多路开关；Sy7~Syci为第Y级级电位开关点，框住Sy7~Syci和Iy8~Iyci以及dY2~dY(l的实线框JDWKGy为级电位开关，可通配临界开关组和多路开关；SA为第λ级级电位开关总线；VAe.为第λ级级电位；Σ λ为第λ级求和器；Uax为第λ级的尾数电压，FDa为第λ级放大器；Uliy为放大信号即尾数电压Uax的放大值，CBa为λ级采保器；虚线框AD#a为对数ADC的第λ级子级；GS为电压跟随器；第α级输入电压Uay又是总输入电压；
[0083]图2.2是前置电路QZDL框图，原始输入交流信号Uay ;采保器CB ;交流采保信号Ug ;正负判别器ZFPx ;正输入电压Ug ;性寄存器Dx ;模拟对数压缩律模块LOG ;第α级输入电压Uay;
[0084]图2.3是信号正负判别器原理图，虚线框ZFP为正负判别器；ug、Ug、Dx同上；运算放大器YF包括:正负比较器YFjP反相器YFb ;反相器输入电阻和反馈电阻RmRc6 ;反相开关Sx ；
[0085]图3.1是基于跟随开关的m级* 3位等电阻式对数DAC原理图。已解释过的有:UKGZa ；DLKG0 ；VAG 'V AG ；Vr ；RA7 ~Raci ；VA7 ~VA。；Ιλ8 ~Ιλ。；SA ；CBA ；GS ;将图 2.I 中级电位开关JDWKGy所有符号的下标由Y换成m，就成了级电位开关JDWKGm;需要新解释的有:DA#a为第λ子级对数DAC;实线框JMa为第α级解码器，da2~da(l为JMa的输入端，解码后得到的控制值I a 7~I a i确定了级电位选通点Sa e，JMa+UKGZa = DLKGa，所以da 2~da(1既是JMa的输入端，又是多路开关DLKGa的控制端；Vil为第λ级缩减器Jtcv为第λ级模拟输出信号电压，简称输出电压Vtcv ；Σ ψ为总求和器；νψ为总输出模拟电压；虚线电阻Ru为半阶电阻；
[0086]图3.2.1是三角形GS为电压跟随器符号图,输出电压等于输入电压,都是Ux2,但是提高了负载能力，用三角形在所有附图中表示该器件，因为含义简单，无需标记GS;
[0087]图3.2.2是比例缩减器11^符号图；Ψ为缩减器符号(Ψ大写)，下标X为通配符，缩减比例为ΨΧ(Ψ小写，图中没标)，输入信号Ux1、输出信号Ux2和缩减比例~三者关系
为:Ux2 — Uxl/ Ψ X ；
[0088]图3.2.3是比例缩减器ΨΧ原理图；其中集成运放GS即图3.2.1电压跟随器，Rxi和Rx2构成分压电路，因为电压跟随器GS以同相端为输入端，为虚断，电流视为0，所以Rxi和Rx2 中电流相等，得到分压关系为:UX2 = Uxi * Rx2/(RX1+RX2)，令 Vx = (RX1+RX2)/RX2，所以 Ux2
=Uxi/ ψ X ；
[0089]图4是基于跟随开关的两级对数链ADC原理图，该ADC的电阻链和参考电位链都是对数关系，所以称对数链ADC，对数链ADC用符号表示为LAD##，它包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#0为次级对数链子ADC ;次级即第β级的标号用单引号’表示，而标号中没有’的为首级即第α级的标号；
[0090]LAD#a包括三部分:LBXQa、JDWKG和QHFD ；LBXQa为首级对数链并行器，包括:首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vcm~Ve，首级比较器Ccm~C1,首级比较值~I1，首级编码器BM，首级对数律数字输出信号Dtrl~Dtl ；QHFD为求和放大运算电路，包括:首级求和器Σ ?π~Σ。，差值电压Uxnr Uxtl,放大器Fihl~F。,运算电压Uyn)~Uy0 ;准运算级电压U’ yG ;运算级电压Uye JDffKG为级电位开关，包括:开关点S((M)~Stl ;多路开关控制端Cltrl~Cltl ;首级控制值If1~I1，恒O值Iq，恒I值Itl ;开关总线Sa ；
[0091 ] LAD#0主要部分是次级对数链并行器LBXQe，包括:次级对数式电阻链!?％~!?％，次级对数式参考电位点r η~V’ ^和次级输入电压Uey分别接到次级比较器c’ η~c’!的反相端和同相端，得到次级比较值I’ H~I’ i，经过次级编码器BM’编码，得到次级数字输出信号D’ t l~D’ ^ ;采保器CBe ;准运算级电压U，ye、运算级电压Uye、次级输入电压Uey ；
[0092]图5是基于跟随开关的两级对数链DAC原理图，该DAC的电阻链和参考电位链都是对数关 系，所以称对数链DAC，对数链DAC用符号表示为LDA##，它包括两个子级:LDA#a和LDA#e，LDA#a为首级对数链子DAC，LDA#0为次级对数链子DAC ;本图次级即第β级的标号用单引号’表示，而标号中没有’的为首级即第α级的标号；
[0093]LDA#a包括四部分:DZLa、SJQH、JDffKG和Σ Au ；DZLa为首级对数电阻链，包括:首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vcm~Ve ；SJQH为缩减求和模块，包括:缩减器IIV1~Ψ。，次级级电位缩减值νΨ0Μ)~νΨ。，求和器Σ Q^1~Σ。，参考电位求和值V Σ (Q-1)~V Σ 0，跟随器GS J DffKG为首级级电位开关，包括:首级控制值Iy1~I1、首级恒O值Iq、首级恒I值Itl,首级开关点S(Q_n~Stl,首级多路开关控制端Cltrl~Cltl ; Σ 为汇总模块，包括:汇总器Σ αυ，级电位求和值υΣ ((Μ)~Usci，选通点压降补偿值I ;模拟电压输出值Uae，
[0094]LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式电阻链Rt~R1，次级对数式参考电位点AV1~Vtl ;级电位开关JDWKG’包括:次级控制值I’ τ-!~I’ 1、次级恒O值I’ τ、次级恒I值I’ C1，次级开关点S’(t_d~S’ C1，次级多路开关控制端d’ ~d’ Oo
【权利要求】
1.一种基于电压跟随开关的多级并行式ADC及DAC，其特征是:用电压跟随开关作为信号开关，传递信号或阻断信号，电压跟随开关由跟随器电源开关两大模块组成，电源开关是置于该跟随器电源回路上的电子装置，可以通过控制字控制该跟随器电源回路的通断，该跟随器在电源通的状态下处于电压跟随状态，信号从同相端输入，其输出端的电压会精确等于其同相端的电压，使输入端的信号传送到输出端，为信号通，信号通时电压降极小，接近于理想化的短路导通；跟随器在电源断的状态下，其输出端就与其同相端呈信号阻断状态，为信号断，信号断时输出端与其同相端电阻值极大，接近于理想化的关断， 跟随开关在电源通时信号通，电源断时信号断，所以，跟随开关可以通过控制字来控制其跟随器电源回路的通断，从而控制其跟随器信号回路的通断。
2.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:通过对电源开关控制逻辑的设计，可以将跟随开关构造成临界开关SAg，临界开关SAg的逻辑关系为:当Ιλ8 = O或Ιλ (g+1) = I时，临界开关Sag信号断；只有处于临界状态时，即，当Ixg = I且I入ig+i) = O时，临界开关Sjig f目号通。
3.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:广义的无损临界开关，只有当iAg = I且Ιλ(8+1) = O时，使高电位导通电源开关KSl和KS3导通，并且使低电位导通电源开关KSO和KS2导通，才可以使Aas电源通，使AAg信号通；反之，只要I λ g = O或I λ (g+1) = I，都会使使KSI和KS3截止或使KSO和KS2截止，会使得Jhg电源断，所以AAg信号断，为了简化电路，KSO和KS2可以任意短路一个，KSl和KS3也可以任意短路一个。
4.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:一组临界开关构成级电位开关，级电位开关JDWKGa包括临界开关组LJKGZa和多路开关DLKGa，临界开关组是将一组临界开关的输出端并联成公共端，这些临界开关所有的输入端构成临界开关组的输入端组，通过控制字直接选通其中的一个输入端为选通端；多路开关是由一个解码器与一个临界开关组构成，先通过解码器将数字信号解码成控制字后，再通过控制字选通临界开关组中的一个输入端为选通端与公共端连通。
5.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:q位多路开关，其中Sac1-Sa^1)为第λ级O阶~(Q-1)阶临界开关，解码器JMa将控制端dA(l~dA((rl)的数字信号解码为第λ级O阶~(Q-1)阶控制字Iaci~Ιλ((Μ)，得到第O阶~(Q-1)阶输入端电位Va (!~V λ (Q-1)的选通端。
6.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的m级*q位等电阻式对数ADC，原始输入交流信号uα y经过前置电路QZDL处理后，成为第α级输入电压Uay;第λ级输入电压UAy的范围为O~Vp，第λ级子级八0#入对第λ级输入电压UAy进行AD转换，由四大模块及过程完成: (I)、级电位νλ(；形成模块，Q = 2%第λ级并行器的分压电阻链Ra ((Μ)~Raci形成第λ级电位参考点νλ((Μ)~Vaq，对应接到并行器中比较器Ca(q_d~Cai的反相端，第λ级输入电压υλ?接到并行器中比较器Ca ((Μ)~Cai的同相端，与电位参考点Va ((Μ)~Vaci进4丁比较，得到弟λ级比较值I λ (Θ_!)~I λ i为I λ (Q-D~I λ (G+1) = 0，Ιλ(；~Ιλ? = I，Iaq为恒O值，Ιλο为恒I值，即得知VAte+1) >UAy > Vag,形成级电位为比较值Ιλ_~Ιλ1通过编码器ΒΜλ进行编码后，得到级电位VAe的数字输出值为DA((rl) ~DA(i;至此，以级电位Vw为桥梁，输入电压uAy转换为级电位进而转换为数字信号?λ(0-?)...Ολ(ι; ⑵、级电位νλ(；取出模块，AD##中，除了末级以外，都需要将级电位VAe取出为进行下级转换作准备；完成该项工作的模块就是级电位开关，包括临界开关组LJKGZa和多路开关DLKGa两类，参考电位点Va Cm)~νλ(ι逐个与开关点Sa(q_d~Saci进行算术连接；AD#a中的虚线框LJKGZa框住的为临界开关组符号图，通过前述的临界开关的选通控制，确定选通点Sag;AD#0中的实线框DLKGe框住的为多路开关符号图，通过前述的多路开关的选通控制，确定选通点S“;AmY中的实线框JDWKGy框住的器件组包含了多路开关和临界开关组两种符号图，通配两类开关，通过前述的两类开关的选通控制，确定选通点SAe;选通点SAe对应于级电位VaC。 (3)、级间运算模块，第λ级的输入电压UAy经过第λ级采保器CBa后成为稳态电压U’ λy级间采保器CBa的作用是使各子级的输入电压在一个采样周期内独立和稳定，从而使m个子级能够并行运行，形成流水线式转换。取出级电位的目的是进行下一级的转换，设每个子级转换位数都为q位，Q = 2%电阻链将电压Vp分为Q等分，每等分电压Λ V为固定值AV = Vp/Q;级电位V μ是小于并最接近于输入电压UAy的参考电位点，在第λ级的测量精度以内，认为VAe = UAy，由求和器Σ λ完成求尾数电压运算UAx = UAy-VAe，尾数电压Uax的范围为O~AV，再由放大器FDa将尾数电压信号放大Q倍，得到U(A+1) Y =Uliy = Q*UAx，所以Uliy的范围扩大至满量程O~Vp，成为第μ级的输入电压，进入μ级ADCli进行高一级精度的测量和转换。 (4)、对数转换模块，该例的对数转换模块有模拟式转换和数字式转换两种，数字式转换的前提是将总输入电压Uay转换成了高位数等量化间距的数字信号，然后将该高位数字信号通过对数查表器转换成低位数对数量化间距的数字信号；模拟式转换是在第a级输入前，用模拟式对数转换器将线性输入电压转换成对数输入电压，而ADC实际上是将对数输入电压转换成了对数 量化间距数字信号。
7.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的m级*q位等电阻式对数DAC，N位数字信号按m级位分配如下:
(D(N-1)、— (D a ((J-!) >...、Da。)、(Dg (q-1) > …、Dg。)、…、(Dm(^1) >输送到对应的级电位开关控制端:(da ((rl)、…、da(l)、(de ((rl)、…、de(l)、…、(dm(trl)、…、cL)，第λ级子级DACa对第λ级数字信号(DA(trl)、一、DACI)进行DA转换由四大模块及过程完成: (1)、级电位νλ(；形成模块，Q= 2%第λ级并行器的分压电阻链Ra ((rl)~Raci,形成第入级电位参考点νλ((Μ) ~VA(I，接收到数字信号φλ((Μ)、...、Ολ(ι)后，对应于数字信号的参考电位点νλ(；为级电位； (2)、级电位Vae取出模块，需要将每个级的级电位VAe取出，为求取每级的输出电压νΦΨ做准备；与实施例2.1中的级电位VAe取出模块及过程相同； (3)、级间运算模块，级电位VAe与输出电压V4iw及缩减倍数Ψλ三者关系为=Vtcv=Vac/Va，其中νλ =9(ΦΛ即第λ级缩减器的缩减倍数为= 通配a、β > Y >…、m,而a、β、Y、…用数值表示则为α =1、β = 2、Y =3、...,所以,用Φ表示为第几级，例如，第Y级即第3级，Φ =3，则^\ =Q2;补偿器Σ _和缩减器Ψφ也可以用一个加法-比例电路Σ Ψφ完成；将所有级别的Vtcv用总求和器Σ ψ求和，得到总输出模拟电压νψ ； (4)、对数转换模块，该例的对数转换模块也是有模拟式转换和数字式转换两种，数字式转换是在接收到低位数对数量化间距的数字信号后，将该对数数字信号通过反对数查表器转换成高位等量化间距数字信号，为了提高信噪比，可以对参考电位点作半阶化处理，将反对数查表器改为提高半阶量化间距的反对数查表器，该对数数字信号通过该查表器转换成高位等量化间距数字信号，再用高位数等量化间距的DAC转换成模拟信号；模拟式转换是在DAC完成了数模转换后，再将该对数模拟信号用模拟式反对数转换器转换成线性输出电压；线性DAC为了提高信噪比，也可以对参考电位点作半阶化处理，最小量化间距AV =VP/Qm，将各级的参考电位点都上调Λ V/2，为此，只要在各级零电位上面增加一个半阶电阻尺；^，分别为:1?“ = Ra 1/(Qm^a *2), R0.= RM/(Qm_e *2)，……，R1^ = Ra / (Qm_m * 2)。
8.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的两级对数链ADC，该对数链ADC包括两个子级:LAD#a和LAD#e，LAD#a为首级对数链子ADC，LAD#0为次级对数链子ADC ;前置电路无需Log模块； 首级LAD#a完成q位转换，对数律电阻链Rq~R1和Re将电压O~Vp分为Q+1大段，共Q+2个电位点,排除掉O点和VP后,剩下Vcm~V0为参考电位点，为Q = 2q阶,将参考电位链Vcm~Ve设计成对数律，Vq^1~V1接入对应的首级比较器Ccm~C1的反相端，首级输入电压Uay接入各首级比较器的同相端，得到首级比较值Iy~I1，再经过首级编码器BM编码后，产生首级对数律数字输出信号Dtrl~Dtl ;由首级比较值Icm~I1或数字输出信号Dtrl~Dtl，控制级电位开关JDWKG而得到对应于输入电压Uay的级电位Ve，即先测出输入电压Uay是属于首级电位链中的哪一大段，得到Uay的粗测结果；输入电压Uay接入首级求和器Σ η~充当被减数，参考电位点Vy1-Ve对应接到Σ η~充当减数，得到差值电压Uxm~Uxo，差值电压 Ux(Q-1)~Uffl 再通过首级放大器Fy1~Ftl，得到运算电压Uy((M)~Uy0,对应于级电位Ve的差值电压称为尾数电压Uxe，对应于级电位Ve的运算电压称为运算级电压Uye;求和器求出尾数电压Uxe = Uay-VpUxe的变化范围为(O~AVe)，AVd#为级电位的量化间距，AVg= (VmrVc)，令放大器Fe的放大倍数为Vp/ Δ Vg,经过放大器Fe后得到运算级电压Uyg’ Uye = UXG*VP/ Δ Vg,放大成Uye后，电压变化范围扩大至满量程O~Vp，级电位开关将运算级电压Uye取出送至开关总线Sa向次级输出。Uye经过采保器CBe采保后成为次级输入电压Uey，再交给次级进行精测，级间采保器CBe的作用是使两级的输入电压在一个采样周期内独立和稳定，从而使两个子级能够并行运行，形成流水线式转换； 次级LAD#e主要部分是次级对数链并行器LBXQ0，次级对数式电阻链R’T~IT1形成电位点Vp和V’ η~V’ ^，排除Vp后，V’ η~V’ ^为次级对数式参考电位点，V’ η~V’ I接到次级比较器CY1-CT1对应的反相端，次级输入电压Uey接到各次级比较器同相端，得到次级比较值I’ η~I’工，经过次级编码器BM’编码，得到次级对数律数字输出信号D’ t l~D’ ^ ;LAD#a和LAD#e两级共完成q+t位对数律的数字信号转换，Dtrl~Dtl为高位，D’ ~D’ ^为低位； 为了提高信噪比和信号动态范围值，拟采用对数律的电阻链，令两个子级LAD#a和LAD#0的电阻链采用对数律设计；首级和次级电阻链的对数化设计分析: 首级电阻链的对数化设计:LAD#a的电阻链阻值是常数，所以链电流Ia是常数，令基础电位Ve等于传感器有效探测的最小值，令基础电阻Re = Ve/Ia,RA/Re = n_l，RA为并不存在的虚拟起步电阻，首级链电阻都以RaS起点按大比值ητ递增，称大比值电阻链=R1 =Ra* nT、R2 = Ra* n 2*τ、……、rq_3 = Ra* n (<M)*T、RQ_2 = Ra* n= Ra* n (<M)*T，大比值电阻链Re~Rq产生了大比值电位链(VjVVj= nT)为:地、Ve J1 = V0MtJ2 = Ve* n2'V3 = V0^n 3*T........vQ_2 = ve*n (Q_2)*T、Vq^1 = ve*n (q-d*t、Vq = V0* nQ*T=vP,排除 vQ = vP点后，共Q个参考电位点(又称量化点)m......'Vy1，因为小于V0的区域为传感器探测无效区域，所以m~O) WVe为量化点，标记为(V1-Ve~O) — Ve，其它量化点的量化区间为:(V2~V1] — V” (V3~V2] — \、……、(Vq^1~VQ_2] — \_2，、(Vq~VQ_J — Vy1 ;首级的量化点为大比值ητ粗犷型的，所以中间要插入T个小比值η的次级精细型量化点； 次级电阻链的对数化设计:LAD#e的电阻链有T = 个电阻IT1~R’T，在首级中，已经求出尾数电压 Uxe = Uay-Vc, Uxg 的变化范围为(O ~AVe)，AVe = (V(G+1)-VG),VG = ve*nG*T>V(G+1) = V0* n (G+1)*T, AVg为首级级电位Ve的量化步长；理论上Ve~vte+1)中要插入次级中的T个精细量化点，Ve~V(e+1)的精细量化点为:V”Q = Vg = Ve* η= vG*n\v"2 =VG* η2、ν，，3 = VG* η3、……、v'_2 = VG* η (τ' V”h = VG* η (Τ4)，按照比值 η 等比递增，(v”T = VG* nT = vG+1为首级中下一阶量化点,排除在插入点之外)，这说明次级电阻链只要满足等比关系Π并乘一个系数，就可以实现对尾数电压的对数转换；实际上次级转换不是把精细量化点插入到\~V_中，而是把首级的尾数电压Uxg取出来，Uxg的变化范围为(O~Λ Vg)，经过对应放大器FG放大后首级尾数电压Uxg扩大成首级运算级电压Uye，令放大器Fe的放大倍数为Vp/ Δ VG, Uye = UXG*VP/ Δ Vg,电压变化范围扩大至次级的满量程O~Vp ;运算级电压Uye经过采保器CBe采保后成为次级输入电压Uey ;而次级电阻链中构造对数律量化点是关键，次级电阻链中，Rb为任意设定的虚拟电阻，T个链电阻按照比值η等比递增:R，I = Rb* η1』，2 = Rb* n2、R，3 = Rb* n3>......、R，T_2 = Rb* n (T-2)、R，T_! = Rb* n (卜1)、R’ T = RB*nT,自然形成T个按照比值η等比递增的电位量化点:0、V’ I = Vb* η1、V’ 2 =νΒ* η2、V’ 3 = νΒ* η3、……、V’ T_2 = νΒ* η (τ_2)、V’ = VB* n (H)，其量化区间为:(V，i ~O] — O、(V，2 ~V，J — V，(V，3 ~V，2] — V，2、……、(V，H ~V τ-2] — V τ-2，、(V，τ ~V’ T-J — V’ T-1 ;而V’ T = Vp被排除在该组量化点之外； 至此，该两级对数链ADC将模拟信号转换成了对数式数字信号，如果在此基础上，将基础电阻Re调整为调整电阻R*e，R*e = Re~Re/15，并且令R*e =探测器最小有效信号，将调整电阻R*e减小，会使信噪比曲线在小信号端有些下降，但是使动态范围增加。
9.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的两级对数链DAC，该DAC的电阻链和参考电位链都是对数关系；接收的对数律数字信号为:高位Dtrl~Dtl,低位D’ η~D’ ^ ;高位Dtrl~Dtl对应送到首级多路开关控制端Cltrl~屯，得到首级级电位Ve ;低位D’ η~D’ ^对应送到次级多路开关控制端d’，<~(!’ C1，得到次级级电位V’ B，令b等于(O~T-1)中的某个点，V’ b称为次级第b阶参考电位点，其中被选通的电位点为次级级电位V’ B ; LDA#0包括三部分:DZLe、JDWKG’和Σ 0U ；DZL0为次级对数电阻链，包括:次级对数式电阻链R’ τ~R’ i，次级对数式参考电位点V’ ’ ~V’ 0,次级电阻链的对数化设计同实施例 4.1 ； 次级电阻链形成T个参考电位点V’ H、V’ τ_2、…V’ 1、V’ C1，其量化区间为:(V’ I~O] — V，O、(V，2 ~V，J — V，”(V，3 ~V，2] — V，2、……、(V，H ~V，τ-2] — V，τ-2，、(V’ τ~r T_j — V’ T_i;可知V’ b的量化步长或称阶差Λν’ b = V’ b+1-v’ b;次级级电位开关JDWKG’控制端d’ t_i~d’ ^接收到低位数字信号D’ H~D’ ^后，在次级开关点S’ H~s’ ^中确定一个选通点S’ b,该选通点特别标记为S’ B,选通点S’ B对应的电位点V’ b为次级级电位V0b，次级级电位V0b的变化范围为T个电位点V’ 0、r 1、…、V’ T_2、V’ H，各个点的量化区间分别为:(V’ i ~V’ 0] — V’ O、(V’ 2 ~V’ J — V’ !> (V’ 3 ~V’ 2] — V’ 2、……、(V’ T-!~V’ τ-2] — V’ Τ-2，、(V’ Τ~V’ T-J — V’ T-!,所以次级级电位Vsb对应的模拟电压变化范围为O~Vp; LDA#a包括四部分:DZLa、SJQH、JDWKG和Σ Au ；DZLa 为首级对数电阻链，包括首级对数式电阻链Rq~R1和Re，首级对数式参考电位点Vy1~Ve，首级电阻链的对数化设计与实施例4.1相同；令g等于O~(Q-1)中任意数，每个首级电位点Vg对应接三个器件:求和器Σ g、缩减器和开关点Sg，称为g支路，电位点Vg与电位点Vg+1的电压称为电位点Vg阶差Λ Vg，三者关系为AVg = Vg+rVg ； 在与首级级电位Ve相加时，次级级电位V0b应该是以级电位Ve的尾数电压身份出现，注意到次级级电位V0h对应的模拟电压变化范围为O~VP，而电压变化范围应该为O~Λ Ve才合理，所以对应于第g阶电位，应该将V0b的变化范围由O~Vp缩减成O~Λ Vg，就需要用一个缩减器！^来完成这项任务，还要注意到每阶的AVg是不相等的，而是等比变化的，所以每阶缩减器^的缩减比例￥8也是等比变化的，令￥g= AVg/VP，则次级级电位V0b变成了缩减值Vvg，缩减计算为:VVg = V0B* Vg = V0B*AVg/VP，所以电压变化范围由V0b的O~Vp缩减成了 Vvg的O~AVg,缩减电压Vvg就是首级参考电位点Vcm~Ve中第g阶的尾数电压，等待选通；首级参考电位Vg作为粗犷模拟值，而对应的缩减电压Vvg作为Vg的尾数电压是精细模拟值，Vg与Vvg通过求和器Σ g相加，得到首级粗犷模拟值Vg和次级精细模拟值Vvg之和，称参考电位求和值V σ g，首级每个考电位Vg都对应存在一个参考电位求和值VΣ g等待输出；当首级级电位开关JDWKG控制端Cltrl~Cltl接收到高位数字信号Dtrl~Dtl后，确定了首级选通点Se，将对应的参考电位求和值V Σ g作为级电位求和值U Σ G输出到汇总器Σ au，汇总器Σ _实际上只接收到唯一的级电位求和值Use，作为数模转换值Uae输出；至此，两级对数链DAC转换完成。
10.根据权利要求1所述的基于电压跟随开关的多级并行式ADC及DAC，其进一步特征是:基于跟随开关的半阶式量化点的两级对数链DAC，在于参考电位点的设定进行了半阶化处理，首级半阶参考点Ug，首级半阶电阻Pg，次级半阶参考点U，b，次级半阶电阻P’ b ;与原电阻链的对应关系为=Ug — Vg, Pg — Rg, U’ b — V’ b，P’ b — R’ b ;所谓半阶就是令参考电位点在原有基础上上移半阶，计算方法为: 参考电位点全部上调半阶，变为:首级半阶参考点Ug = (vg+vg* n)/2,首级半阶电阻Pg= (Rg+Rg*n)/2;次级半阶参考点U’b= (V’b+V’b*ii)/2，次级半阶电阻:P’b =(R’ b+R’ b*n)/2 ;这样，参考电位点和电阻全部上调半阶。
【文档编号】H03M1/66GK103986467SQ201310048568
【公开日】2014年8月13日 申请日期:2013年2月7日 优先权日:2013年2月7日
【发明者】陈启星 申请人:陈启星
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