跨导增强电路单元及晶体振荡器电路的制作方法
【专利摘要】一种跨导增强电路单元包括五个源极和衬底接地的NMOS管及源极和衬底接电源的PMOS管；第一NMOS管和第一PMOS管栅极相连构成输入端，漏极和第二NMOS管漏极相连；第二NMOS管栅极和漏极相连且接第三NMOS管栅极，并通过电阻连接第二PMOS管漏极；第三NMOS管漏极和第四PMOS管漏极相连；第四NMOS管栅极和漏极相连且接第五NMOS管栅极及第三PMOS管漏极；第五NMOS管漏极和第五PMOS管漏极相连构成输出端；第一PMOS管漏极接第二PMOS管漏极；第二PMOS管栅极和漏极相连且接第三PMOS管栅极；第四PMOS管栅极和漏极相连且接第五PMOS管栅极。另外提供晶体振荡器电路。
【专利说明】跨导增强电路单元及晶体振荡器电路
【技术领域】
[0001] 本发明涉及模拟集成电路领域，尤其一种涉及跨导增强电路单元及具有该跨导增 强电路单兀的晶体振荡器电路。
【背景技术】
[0002] 由于电池电源供电的电子系统的应用越来越广泛，电池能否长时间有效供电成为 一个需求，为尽可能地延长电池的使用时间，需要设计出低功耗的电路。晶体振荡电路作为 一个时钟产生模块几乎存在于每一个系统及芯片（System on a Chip, SoC)，而晶体振荡器 的启动需要较长的时间，对于低频晶体振荡器通常需要几百毫秒甚至秒，因此低电压低功 耗快速启动时间成为一个设计趋势。
[0003] 对于晶体振荡器应用，传统的晶体荡器电路结构如图1所示，包括反相放大器 INV、反馈电阻Rf、石英振荡晶体XI、负载电容C1和C2,其中，反馈电阻Rm用于建立反 相放大器INV的直流工作电压，负载电容C1和C2用于调整晶振使并联谐振频率接近串 联谐振频率，振荡核一般采用临界跨导gm。#，即适合晶体振荡的最小跨导来设计，其中 gmrait= ω 2Cl*C2*Rm* [1+Cp (C1+C2)/C1*C2)]，其中Cl、C2为晶体振荡器输入输出端的负载电 容，Rm为石英振荡晶体XI的动态电阻（motional resistance), Cp为石英振荡晶体XI的 静态电容（Static Capacitance), ω为石英振荡晶体XI的谐振频率。具体电路一般采用 该最小跨导的至少五倍作为最佳跨导（gnv彡5gmc;Ht)，以保证在各种制程下有较好的启动 速度。目前，为了尽量提高gm值，组成反相放大器INV的M0S管尺寸往往比较大，由此才能 保证晶振稳定工作。但是，采用大尺寸的M0S管设计，往往会导致占用较大的版图面积，并 且在晶体进入稳态工作以后，还会造成较大的电路功耗浪费。
【发明内容】
[0004] 针对上述问题，本发明的目的是提供一种结构简单、可减小启动时间、用于低电压 低功耗的低频晶体振荡器的跨导增强电路单元及具有该跨导增强电路单元的晶体振荡器 电路。
[0005] -种跨导增强电路单元，其包括第一 NM0S管、第二NM0S管、第三NM0S管、第四 NM0S管、第五NM0S管、第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五PM0S管 及电阻；所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第 五NM0S管的源极和衬底均接地；所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所 述第四PM0S管及所述第五PM0S管的源极和衬底均接电源；所述第一 NM0S管的栅极和所述 第一 PM0S管的栅极相连构成所述跨导增强电路单元的输入端，漏极和所述第二NM0S管的 漏极相连；所述第二NM0S管的栅极和漏极相连且连接于所述第三NM0S管的栅极，并通过 所述电阻连接于所述第二PM0S管的漏极；所述第三NM0S管的漏极和所述第四PM0S管的 漏极相连；所述第四NM0S管的栅极和漏极相连且连接于所述第五NM0S管的栅极及所述第 三PM0S管的漏极；所述第五NM0S管的漏极和所述第五PM0S管的漏极相连构成所述跨导增 强电路单元的输出端；所述第一 PMOS管的漏极连接于所述第二PMOS管的漏极；所述第二 PM0S管的栅极和漏极相连，且连接于所述第三PM0S管的栅极；所述第四PM0S管的栅极和 漏极相连，且连接于所述第五PMOS管的栅极。
[0006] 本发明另外提供一种晶体振荡器电路，其包括上述跨导增强电路单元、偏置电流 单元、反相放大器单元、电流感应单元、输出放大单元及反馈检测单元；所述偏置电流单元 和所述反相放大器单元相连；所述跨导增强电路单元和所述反相放大器单元、所述电流感 应单元、所述输出放大单元及所述反馈检测单元均分别连接；所述输出放大单元和所述反 馈检测单元相连。
[0007] 本发明一较佳实施方式中，所述偏置电流单元包括第六PM0S管，所述反相放大器 单元包括第六NM0S管，所述电流感应单元包括第七NM0S管和第七PM0S管；所述第六PM0S 管的源极和衬底连接于所述第七PMOS管的源极和衬底，且连接于所述第一 PMOS管、所述第 二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的衬底，且均接电源； 所述第六NM0S管的源极和衬底连接于所述第七NM0S管的源极和衬底，且接地；所述第六 PM0S管的栅极和所述第七PM0S管的栅极相连，漏极连接于所述第六NM0S管的漏极；所述 第七PM0S管的漏极连接于所述输入端及所述第七NM0S管的漏极；所述第六NM0S管的栅极 和所述第七NM0S管的栅极相连，并接所述晶体振荡器电路的输入信号。
[0008] 本发明一较佳实施方式中，所述晶体振荡器电路进一步包括第八NM0S管和第八 PM0S管；所述第八NM0S管的源极和衬底均接地，漏极接所述第一 NM0S管、所述第二NM0S 管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S管的源极，栅极接反馈控制信号， 所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S 管的衬底均接地；所述第八PM0S管的源极和衬底均连接于电源，漏极接所述第一 PM0S管、 所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的源极，栅极接 反馈控制信号，所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及 所述第五PM0S管的衬底均连接于电源。
[0009] 本发明一较佳实施方式中，所述输出放大单元包括CMOS反相器。
[0010] 本发明一较佳实施方式中，所述反馈检测单元检测所述输出放大单元的输出信号 的幅度，并输出所述反馈控制信号。
[0011] 相较于现有技术，本发明提供的具有所述跨导增强电路单元10的晶体振荡器电 路100能够在上电起始阶段，利用所述跨导增强电路单元10实现较大的跨导，达到较大的 增益，加速晶体的启动；而且上电以后可以通过关闭所述跨导增强电路单元10,来实现降 低功耗。此外，所述晶体振荡器电路100无采用大尺寸的M0S管设计，避免占用占用较大的 版图面积。
[0012] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够 更明显易懂，以下特举实施例，并配合附图，详细说明如下。
【专利附图】
【附图说明】
[0013] 图1为现有晶体荡器电路结构的不意图。
[0014] 图2为本发明一实施例提供的晶体振荡器电路的结构简图。
[0015] 图3为图2所示晶体振荡器电路中跨导增强电路单元的电路图。
[0016] 图4为图2所不晶体振荡器电路的电路图。
【具体实施方式】
[0017] 下面结合附图及具体实施例对本发明作进一步详细的说明。
[0018] 请参阅图2,本发明一实施例提供一种晶体振荡器电路100,其包括跨导增强电路 单元10、偏置电流单元20、反相放大器单元30、电流感应单元40、输出放大单元50及反馈 检测单元60。所述跨导增强电路单元10和所述反相放大器单元30、所述电流感应单元40、 所述输出放大单元50及所述反馈检测单元60均分别连接；所述偏置电流单元20和所述反 相放大器单元30相连；所述输出放大单元50和所述反馈检测单元60相连。
[0019] 请一并参阅图3,所述跨导增强电路单元10包括第一 NM0S管N1、第二NM0S管N2、 第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、第一 PM0S管P1、第二PM0S管P2、第三 PM0S管P3、第四PM0S管P4、第五PM0S管P5及电阻Rm。所述第一 NM0S管N1、所述第二NM0S 管N2、所述第三NM0S管N3、所述第四NM0S管N4及所述第五NM0S管N5的源极和衬底均接 地，即所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管N3、所述第四NM0S管N4 及所述第五NM0S管N5的源极和衬底均相对处于低电势。所述第一 PM0S管P1、所述第二 PM0S管P2、所述第三PM0S管P3、所述第四PM0S管P4及所述第五PM0S管P5的源极和衬底 均接电源VDD，即所述第一 PM0S管P1、所述第二PM0S管P2、所述第三PM0S管P3、所述第四 PM0S管P4及所述第五PM0S管P5的源极和衬底均相对处于高电势。所述第一 NM0S管N1 的栅极和所述第一 PM0S管P1的栅极相连构成所述跨导增强电路单元10的输入端VIN，漏 极和所述第二NM0S管N2的漏极相连。所述第二NM0S管N2的栅极和漏极相连且连接于所 述第三NM0S管N3的栅极，并通过所述电阻Rm连接于所述第二PM0S管P2的漏极。所述第 三NM0S管N3的漏极和所述第四PM0S管P4的漏极相连。所述第四NM0S管Μ的栅极和漏 极相连且连接于所述第五NM0S管Ν5的栅极及所述第三PM0S管Ρ3的漏极。所述第五NM0S 管Ν5的漏极和所述第五PM0S管Ρ5的漏极相连构成所述跨导增强电路单元10的输出端 V0。所述第一 PM0S管Ρ1的漏极连接于所述第二PM0S管Ρ2的漏极。所述第二PM0S管Ρ2 的栅极和漏极相连，且连接于所述第三PM0S管Ρ3的栅极。所述第四PM0S管Ρ4的栅极和 漏极相连，且连接于所述第五PM0S管Ρ5的栅极。
[0020] 请参阅图4,所述偏置电流单元20包括第六PM0S管Ρ6 ;所述反相放大器单元30 包括第六NM0S管Ν6 ;所述电流感应单元40包括第七NM0S管Ν7和第七PM0S管Ρ7。
[0021] 所述第六PM0S管Ρ6的源极和衬底连接于所述第七PM0S管Ρ7的源极和衬底，且 连接于所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三PM0S管Ρ3、所述第四PM0S管 Ρ4及所述第五PM0S管Ρ5的衬底，且均接电源，即所述第六PM0S管Ρ6的源极和衬底及所 述第七PM0S管Ρ7的源极和衬底均连接所述电源VDD，相对处于高电势。所述第六NM0S管 Ν6的源极和衬底连接于所述第七NM0S管Ν7的源极和衬底，且接地，即所述第六NM0S管Ν6 的源极和衬底及所述第七NM0S管Ν7的源极和衬底均连接于所述第一 NM0S管Ν1、所述第二 NM0S管Ν2、所述第三NM0S管Ν3、所述第四NM0S管Ν4及所述第五NM0S管Ν5的衬底，并接 地，相对处于低电势。所述第六PM0S管Ρ6的栅极和所述第七PM0S管Ρ7的栅极相连，漏极 连接于所述第六NM0S管Ν6的漏极。所述第七PM0S管Ρ7的漏极连接于所述跨导增强电路 单元10的输入端VIN及所述第七NMOS管N7的漏极，即所述第七NMOS管N7的漏极也连接 于所述跨导增强电路单元10的输入端VIN。所述第六NM0S管N6的栅极和所述第七NM0S 管N7的栅极相连，并接所述晶体振荡器电路100的输入信号XI，即感应晶振信号XI。
[0022] 进一步地，所述晶体振荡器电路100包括第八NM0S管N8和第八PM0S管P8。所 述第八NM0S管N8的源极和衬底均接地，即处于相对低电势，栅极接反馈控制信号EN，漏极 接所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管N3、所述第四NM0S管N4及 所述第五NM0S管N5的源极；所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管 N3、所述第四NM0S管Μ及所述第五NM0S管N5的衬底均接地，即均处于相对低电势。所述 第八PM0S管Ρ8的源极和衬底均连接于电源VDD，即相对处于高电势，栅极接反馈控制信号 ΕΝΒ，漏极接所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三PM0S管Ρ3、所述第四PM0S 管Ρ4及所述第五PM0S管Ρ5的源极；所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三 PM0S管Ρ3、所述第四PM0S管Ρ4及所述第五PM0S管Ρ5的衬底均连接于电源VDD，即均处于 相对高电势。
[0023] 本实施例中，所述输出放大单元50包括CMOS反相器（图未示)，所述反馈检测单元 60检测所述输出放大单元50的输出信号的幅度，并输出所述反馈控制信号EN/ENB。
[0024] 可以理解的是，所述晶体振荡器电路100中，所述第五NM0S管N5的漏极和所述第 五PM0S管P5的漏极相连处，以及所述第六PM0S管P6的漏极和所述第六NM0S管N6的漏 极相连处，均构成输出节点X0。
[0025] 利用具有所述跨导增强电路单元10的晶体振荡器电路100,在电源VDD上电后， 启动电路给所述偏置电流单元20提供电流，所述反相放大单元30在所述电流感应单元40 和所述跨导增强电路单元10的作用下加速启动速度，当电路稳定后通过反馈控制信号EN/ ENB来关闭所述跨导增强电路单元10,由此，可使晶体振荡器电路100的晶体在启动以后功 耗大大降低。
[0026] 相较于现有技术，具有所述跨导增强电路单元10的晶体振荡器电路100能够在上 电起始阶段，利用所述跨导增强电路单元10实现较大的跨导，达到较大的增益，加速晶体 的启动；而且上电以后可以通过关闭所述跨导增强电路单元10,来实现降低功耗。此外，所 述晶体振荡器电路100无采用大尺寸的M0S管设计，避免占用占用较大的版图面积。
[0027] 以上所述，仅是本发明的实施例而已，并非对本发明作任何形式上的限制，虽然本 发明已以实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱 离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化 的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例 所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【权利要求】
1. 一种跨导增强电路单元，其特征在于，所述跨导增强电路单元包括第一 NMOS管、第 二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、第一 PM0S管、第二PM0S管、第三PM0S 管、第四PM0S管、第五PM0S管及电阻；所述第一 NM0S管、所述第二NM0S管、所述第三NM0S 管、所述第四NM0S管及所述第五NM0S管的源极和衬底均接地；所述第一 PM0S管、所述第二 PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的源极和衬底均接电源； 所述第一 NM0S管的栅极和所述第一 PM0S管的栅极相连构成所述跨导增强电路单元的输入 端，漏极和所述第二NM0S管的漏极相连；所述第二NM0S管的栅极和漏极相连且连接于所述 第三NM0S管的栅极，并通过所述电阻连接于所述第二PM0S管的漏极；所述第三NM0S管的 漏极和所述第四PM0S管的漏极相连；所述第四NM0S管的栅极和漏极相连且连接于所述第 五NM0S管的栅极及所述第三PM0S管的漏极；所述第五NM0S管的漏极和所述第五PM0S管 的漏极相连构成所述跨导增强电路单元的输出端；所述第一 PM0S管的漏极连接于所述第 二PM0S管的漏极；所述第二PM0S管的栅极和漏极相连，且连接于所述第三PM0S管的栅极； 所述第四PM0S管的栅极和漏极相连，且连接于所述第五PM0S管的栅极。
2. -种晶体振荡器电路，其特征在于，所述晶体振荡器电路包括如权利要求1所述的 跨导增强电路单元、偏置电流单元、反相放大器单元、电流感应单元、输出放大单元及反馈 检测单元；所述偏置电流单元和所述反相放大器单元相连；所述跨导增强电路单元和所述 反相放大器单元、所述电流感应单元、所述输出放大单元及所述反馈检测单元均分别连接； 所述输出放大单元和所述反馈检测单元相连。
3. 如权利要求2所述的晶体振荡器电路，其特征在于，所述偏置电流单元包括第六 PM0S管，所述反相放大器单元包括第六NM0S管，所述电流感应单元包括第七NM0S管和第七 PM0S管；所述第六PM0S管的源极和衬底连接于所述第七PM0S管的源极和衬底，且连接于 所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S 管的衬底，且均接电源；所述第六NM0S管的源极和衬底连接于所述第七NM0S管的源极和衬 底，且接地；所述第六PM0S管的栅极和所述第七PM0S管的栅极相连，漏极连接于所述第六 NM0S管的漏极；所述第七PM0S管的漏极连接于所述输入端及所述第七NM0S管的漏极；所 述第六NM0S管的栅极和所述第七NM0S管的栅极相连，并接所述晶体振荡器电路的输入信 号。
4. 如权利要求2所述的晶体振荡器电路，其特征在于，所述晶体振荡器电路进一步包 括第八NM0S管和第八PM0S管；所述第八NM0S管的源极和衬底均接地，漏极接所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S管的源 极，栅极接反馈控制信号，所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四 NM0S管及所述第五NM0S管的衬底均接地；所述第八PM0S管的源极和衬底均连接于电源， 漏极接所述第一PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五 PM0S管的源极，栅极接反馈控制信号，所述第一 PM0S管、所述第二PM0S管、所述第三PM0S 管、所述第四PM0S管及所述第五PM0S管的衬底均连接于电源。
5. 如权利要求2所述的晶体振荡器电路，其特征在于，所述输出放大单元包括CMOS反 相器。
6. 如权利要求4所述的晶体振荡器电路，其特征在于，所述反馈检测单元检测所述输 出放大单元的输出信号的幅度，并输出所述反馈控制信号。
【文档编号】H03B5/00GK104104331SQ201310130628
【公开日】2014年10月15日 申请日期:2013年4月15日 优先权日:2013年4月15日
【发明者】盛亮亮, 张金勇, 黄实, 蔡锦和, 王磊 申请人:深圳先进技术研究院