连续渐进式模拟数字转换器与模拟数字转换方法
【专利摘要】本发明公开了一种连续渐进式模拟数字转换器与模拟数字转换方法，该连续渐进式模拟数字转换器需2N-1-1个单位电容，其中该电容可拆解、由大至小排列，并依此顺序切换。本发明可以容忍比较器的比较错误，并且同时达到容忍稳定误差的效果。且可降低电容数量的使用，以及降低校正逻辑的复杂度于简单的加法器与选择器。
【专利说明】连续渐进式模拟数字转换器与模拟数字转换方法
【技术领域】
[0001]本发明涉及电路转换技术，且特别涉及一种连续渐进式模拟数字转换器。
【背景技术】
[0002]连续渐进式模拟数字转换器(SAR ADC)可分为采用二元搜寻(binary-search)的连续渐进式模拟数字转换器或非二元搜寻的连续渐进式模拟数字转换器。多数现有的连续渐进式模拟数字转换器采用二元搜寻式。于搜寻的过程中，必须确保信号稳定于一参考电压(1/2LSB，即1/2~N+1的参考电压，其中N为连续渐进式模拟数字转换器的解析度)。另夕卜，非传统二元搜寻的方式可再细分为:采用次二进制(sub-radix2)的大小来做搜寻方式以及采用多余(redundant) 二进制(Radix-2)的大小来做搜寻方式。于此两类的非传统二元搜寻的方式，依据次二进制的大小或是增加的多余的量来得到不同的容忍稳定误差(settling error)白勺倉泛力。
【发明内容】
[0003]鉴于现有技术的上述问题，本发明的目的在于提出一种新颖的连续渐进式模拟数字转换器与模拟数字转换方法。
[0004]本发明提供了一种连续渐进式模拟数字转换器，包含:
[0005]一电容阵列，包含有依序执行切换操作的M个电容，该M个电容的电容值总和为(2N-1)个单位电容，M>N，以及M与N均为正整数；以及
[0006]一比较器，用以依序比较该电容阵列的输出与一模拟输入。
[0007]本发明还提供了一种连续渐进式模拟数字转换方法，包含:
[0008]控制一电容阵列以使M个电容依序执行切换操作，其中该M个电容的电容值总和为(2N-1)个单位电容，M>N，以及M与N均为正整数；以及
[0009]依序比较该电容阵列的输出与一模拟输入。
[0010]本发明的连续渐进式模拟数字转换器，可以容忍比较器的比较错误，并且同时达到容忍稳定误差的效果。且可降低电容数量的使用，以及降低校正逻辑的复杂度于简单的加法器与选择器。
【专利附图】
【附图说明】
[0011]图1为一个5位的单端输入的连续渐进式模拟数字转换器。
[0012]图2为连续渐进式模拟数字转换器的第二实施例。
[0013]图3为校正电路的逻辑方法的示意图。
[0014]图4为校正逻辑电路的一实施例。
[0015]图5为连续渐进式模拟数字转换器的第三实施例。
[0016]图6为估计的容忍稳定误差能力的对照表。
[0017]图7为第三实施例的校正电路的逻辑方法的示意图。[0018]图8为第三实施例的校正电路。
[0019]其中，附图标记说明如下:
[0020]Cl ?C12、Cs:电容
[0021]FA:全加法器
【具体实施方式】
[0022]图1为连续渐进式模拟数字转换器的第一实施例，其为一个5位的单端输入的连续渐进式模拟数字转换器(N=5)。右端为比较器，vcm为输入的共模准位，Vip和Vin为正参考电压/负参考电压。
[0023]在此实施例中，可以将传统电容阵列[Cl，C2，C4，C4] = [8，4，2，I]的二进制电容中，选任意数量的电容做二进制拆解的动作。
[0024]假设只拆解第一个电容第一个电容Cl=S拆开成任意数量的二的幂次(2N)的合，以拆开成两个子电容的方式，会有四种可能的状况:
[0025]1.将8拆开成7+1重新排列后的电容为[7,4,2,1,1]；
[0026]2.将8拆开成6+2重新排列后的电容为[6,4,2,2,1]；
[0027]3.将8拆开成5+3重新排列后的电容为[5，4，3，2，I]；
[0028]4.将8拆开成4+4重新排列后的电容为[4，4，4，2，I]；
[0029]所有电容依照大小顺序做切换，因此需加入额外I次多余的比较周期,总共五次切换。依照连续渐进式模拟数字转换器做负反馈的操作，比较器会比较六次，得到六位的code= [BI, B2, B3, B4, B5, B6]。而其数字校正误差方式可以十进制表示或以二进制表示:
[0030](I)若以十进制表示，每个位的权重为电容大小的两倍，除了最后一个位为I以外:
[0031]Dcode=14*Bl+8*B2+4*B3+2*B4+2*B5+B6 ；
[0032]Dcode=12*Bl+8*B2+4*B3+4*B4+2*B5+B6 ；
[0033]Dcode=10*Bl+8*B2+6*B3+4*B4+2*B5+B6 ；
[0034]Dcode=8*Bl+8*B2+8*B3+4*B4+2*B5+B60
[0035](2)若以二进制表示:
[0036]Dcode=OlI10*B1+01000*B2+00100*B3+00010*B4+00010*B5+B6 ；
[0037]2.?4.以此类推。
[0038]由前述可知，简单的加法器与选择器即可完成校正逻辑。
[0039]假设以拆开成三个子电容的方式，则会有五种可能的状况:
[0040]1.将8拆开成6+1+1重新排列后的电容为[6，4，2，1，1，1]；
[0041]2.将8拆开成5+2+1重新排列后的电容为[5，4，2，2，1，I]；
[0042]3.将8拆开成4+2+2重新排列后的电容为[4,4,2,2,2,1]；
[0043]4.将8拆开成4+3+1重新排列后的电容为[4，4，3，2，1，I]；
[0044]5.将8拆开成3+3+2重新排列后的电容为[4，3，3，2，2，I]。
[0045]所有电容依照大小顺序做切换，因此需加入额外2次多余的比较周期，总共六次切换。校正的方式如先前所述方式。
[0046]图2为连续渐进式模拟数字转换器的第二实施例，其为一个10位的单端输入的连续渐进式模拟数字转换器(N=10)，为采用较保守的二元搜寻行为来容忍比较器的决策错误。
[0047]第二实施例中的二进制组成的电容阵列如下:
[0048]原始的电容为[Cl,C2, C3, C4, C5, C6, C7, C8, C9] = [256C, 128C, 64C, 32C, 16C，8C，4C，2C，1C]。
[0049]而依据每个位想要容忍误差的能力，将电容设计为:
[0050]1.将 Cl 拆解为 240C+16C ；
[0051]2.将 C5 拆解为 15C+1C。[0052]将之依大小重新排列，因此，应用本技术的连续渐进式模拟数字转换器的电容阵列为[Cl, C2, C3, C4, C5, C6, C7, C8, C9, CIO, C11] = [240C, 128C, 64C, 32C, 16C, 15C，8C，4C，2C，1C，1C]，依序比较之后会得到 12 位的输出 code= [BI，B2，B3, B4, B5, B6, B7, B8, B9, B10,Β11，Β12]，其校正的逻辑方式为:
[0053]最后可得十位的输出码dl至dlO:
[0054]0111100000*B1
[0055]0100000000*B2
[0056]0010000000*B3
[0057]0001000000*B4
[0058]0000100000*B5
[0059]0000011110*B6
[0060]0000010000*B7
[0061]0000001000*B8
[0062]0000000100*B9
[0063]0000000010*B10
[0064]0000000010*B11
[0065]+0000000001*B12
[0066]---------------------------------------------------------
[0067]
[0068]其校正逻辑可以依数字的特性做等校的逻辑化简，如000010000*Bi不必做乘法运算，Bi及放置于加法器对应的位做相加即可，且由于Bi为O或是1，故乘法只需要做“AND”的运算，或是用选择器做选择亦可，电路方式不受限于单一实现方式。
[0069]图3为校正电路的逻辑方法的示意图。依照电容拆解与切换的顺序，此连续渐进式模拟数字转换器可以容忍的误差如下:
[0070]于第一次比较可以有6.66%的稳定误差；
[0071]于第其余次比较，则看的前是否有发生稳定误差的形况，或是比较器比较错误的情况，而有不同的容忍能力。最少也能容忍一个最低有效位(LSB)的稳定误差能力。
[0072]图4为校正逻辑电路的一实施例。其中FA为全加法器(Full adder)，BI~B12为原始输出位，Dl~DlO为校正后的10位输出。
[0073]图5为连续渐进式模拟数字转换器的第三实施例，其为一个10位的单端输入连续渐进式模拟数字转换器。在第三实施例中，192C、56C、7C、1C须为不重复的二进制数字的和，除了最后的1C，则二进制的最高有效位(MSB)电容256C拆解成192 (=128C+64C)与 56C(=32C+16C+8C)、7C(=4C+2C+1C)、与 IC 的和，即[Cl, C2, C3, C4, C5, C6, C7, C8,C9] = [256C，128C，64C，32C，16C，8C，4C，2C，1C]中的 Cl 拆解成[192C, 56C, 7C, C]，此四个被拆解的子电容可以二进制序列组成，即以[128C，64C，32C，16C，8C，4C，2C, 1C]的大小加以排序，此四个被拆解的子电容可以用以下的二进制序列组成，则得到最后的电容阵列为[Cl, C2, C3, C4, C5, C6, C7, C8, C9, CIO, Cll, C12] = [192C, 128C, 64C, 56C, 32C, 16C，8C，7C，4C，2C，1C,1C]。
[0074]图6为估计的容忍稳定误差能力的对照表。以第三实施例而言，可获得每周期至少14.3%的容忍稳定误差能力，但实作上可容忍的数值则视实际转换的过程来决定。
[0075]图7为第三实施例的校正电路的逻辑方法的示意图。校正的方式为:将每个位对应要切换的电容权重，相乘以后再相加。每个位的权重值皆为二进制的组成，且重复不超过两个(除了倒数第二位(LSB+1)以外)。
[0076]图8为第三实施例的校正电路。由于同一二进制权重至多重复不超过两个，因此只需要加法器即可完成。
[0077]以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种连续渐进式模拟数字转换器，包含: 一电容阵列，包含有依序执行切换操作的M个电容，该M个电容的电容值总和为(2N-1)个单位电容，M>N，以及M与N均为正整数；以及 一比较器，用以依序比较该电容阵列的输出与一模拟输入。
2.如权利要求1所述的连续渐进式模拟数字转换器，其中该M个电容中具有多个特定电容的电容值总和为2K个单位电容，K为一正整数，且K〈N。
3.如权利要求2所述的连续渐进式模拟数字转换器，其中该多个电容于该电容阵列由大到小排列，并依此顺序执行切换操作。
4.如权利要求2所述的连续渐进式模拟数字转换器，其中该比较器会针对该模拟输入来依序产生(M+1)个比较输出，以及该连续逐渐逼近式模拟数字转换器还包含: 一校正逻辑电路，耦接于该比较器，用以对该(M+1)个比较输出进行加权相加，来产生对应该模拟输入的一 N位数字输出。
5.如权利要求4所述的连续渐进式模拟数字转换器，其中该M个电容依序执行切换操作，该校正逻辑电路将该(M+1)个比较输出中前面M个比较输出的电容权重分别设定为该M个电容的单位电容个数的两倍，以及将该(M+1)个比较输出中最后一个比较输出的电容权重设定为I。
6.一种连续渐进式模拟数字转换方法，包含: 控制一电容阵列以使M个电容依序执行切换操作，其中该M个电容的电容值总和为(2N-1)个单位电容，M>N，以及M与N均为正整数；以及 依序比较该电容阵列的输出与一模拟输入。
7.如权利要求6所述的连续渐进式模拟数字转换方法，其中该M个电容中具有多个特定电容的电容值总和为2K个单位电容，K为一正整数，且K〈N。
8.如权利要求7所述的连续渐进式模拟数字转换方法，其中该多个电容于该电容阵列由大到小排列，并依此顺序执行切换操作。
9.如权利要求7所述的连续渐进式模拟数字转换方法，其中依序比较该电容阵列的输出与该模拟输入的步骤包含:针对该模拟输入来依序产生(M+1)个比较输出，以及该连续逐渐逼近式模拟数字转换方法还包含: 对该(M+1)个比较输出进行加权相加，来产生对应该模拟输入的一 N位数字输出。
10.如权利要求9所述的连续渐进式模拟数字转换方法，其中该M个电容依序执行切换操作，以及对该(M+1)个比较输出进行加权相加的步骤包含: 将该(M+1)个比较输出中前面M个比较输出的电容权重分别设定为该M个电容的单位电容个数的两倍；以及 将该(M+1)个比较输出中最后一个比较输出的电容权重设定为I。
【文档编号】H03M1/10GK103580692SQ201310159472
【公开日】2014年2月12日 申请日期:2013年5月2日 优先权日:2012年8月6日
【发明者】蔡任桓, 黄柏钧 申请人:瑞昱半导体股份有限公司