一种低压差分信号驱动器的制造方法
【专利摘要】本发明提供一种低压差分信号驱动器，包括：主体驱动电路，用于产生低电压摆幅的高速差动传输数据；共模反馈网络，与所述主体驱动电路连接，用于将所述主体驱动电路的输出端的共模电压与目标共模电压相比较，以将所述共模电压调节到所述目标共模电压的电平。本发明的方案大大提高了驱动电路的稳定性和工作速度。
【专利说明】一种低压差分信号驱动器
【技术领域】
[0001] 本发明涉及电路【技术领域】，特别是指一种低压差分信号驱动器。
【背景技术】
[0002] LVDS (Low Voltage Differential Signaling，低压差分信号）是 20 世纪 90 年代 才出现的一种数据传输和接口技术。这种技术的核心是采用极低的电压摆幅高速差动传输 数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特 点。
[0003] 典型的LVDS驱动器是一个能高速切换电流方向的电流源，输出电流在负载电阻 两端建立正确的差分输出电压摆幅。如图1所示的传统LVDS驱动器，，包括：四个晶体管 M11，M21，M31，M41以及一负载电阻&，其中，晶体管M11，M41的栅极与输入信号IN1连接； 晶体管M21，M31的栅极与输入信号IN2连接，电流源I ss提供输出电流，随着输入电平的切 换，负载电阻&上的电流方向也随之改变，这样就在电阻两端建立正确的差分输出电压V% =±I ssXRl。
[0004] 由于芯片内外的噪声以及工作中PVT的变化很容易导致在信号传输过程中共模 电平的偏移和波动，这就很难保证达到LVDS国际标准的要求，并且输出共模电平对器件的 特性和失配相当敏感，而且不能通过差动反馈来达到稳定。因此对于这种传统结构而言，无 法在LVDS驱动器中准确的实现输出的LVDS信号的共模电平，就需要加入共模反馈电路来 稳定输出共模电平。并且由于输出节点寄生电容的存在严重制约了电路的工作速度，大大 限制了这种电路在高速场合的应用。
【发明内容】
[0005] 本发明要解决的技术问题是提供一种低压差分信号驱动器，可以确保输出信号 的稳定，提高工作速度，增加驱动能力。
[0006] 为解决上述技术问题，本发明的实施例提供一种低压差分信号驱动器，包括：
[0007] 主体驱动电路，用于产生低电压摆幅的高速差动传输数据；
[0008] 共模反馈网络，与所述主体驱动电路连接，用于将所述主体驱动电路的输出端的 共模电压与目标共模电压相比较，以将所述共模电压调节到所述目标共模电压的电平。
[0009] 其中，所述主体驱动电路包括：
[0010] 第一 NM0S晶体管、第二NM0S晶体管、第三NM0S晶体管、第四NM0S晶体管、第五 NM0S晶体管以及第六NM0S晶体管、预充放电电容、第一滤波电容、第二滤波电容及负载；
[0011] 所述第一 NM0S晶体管的栅极和所述第四NM0S晶体管的栅极分别与第一输入端信 号连接；
[0012] 所述第二NM0S晶体管的栅极和所述第三NM0S晶体管的栅极分别与第二输入端信 号连接；
[0013] 所述第一 NM0S晶体管的源极分别连接所述第三NM0S晶体管的漏极和负载的一 端，所述第二NMOS晶体管的源极分别连接所述第四NMOS晶体管的漏极和负载的另一端；
[0014] 所述第五NM0S晶体管用作电流源，其栅极连接所述共模反馈网络，漏极与电源连 接，源极分别连接所述第一 NM0S晶体管的漏极、所述第二NM0S晶体管的漏极和所述预充放 电电容的一端；
[0015] 所述第六NM0S晶体管用作电流源，其栅极连接所述共模反馈网络，源极接地，漏 极分别连接所述第三NM0S晶体管的源极、所述第四NM0S晶体管的源极和所述预充放电电 容的另一端；
[0016] 所述第一滤波电容的一端连接所述第五NM0S晶体管的栅极，另一端连接所述第 一 NM0S晶体管的漏极；
[0017] 所述第二滤波电容的一端连接所述第三NM0S晶体管的源极，另一端连接所述第 六NM0S晶体管的栅极。
[0018] 其中，所述第一输入端信号和所述第二输入端信号是互补的全差分信号。
[0019] 其中，所述共模反馈网络包括：
[0020] 第七PM0S晶体管、第八PM0S晶体管、第九PM0S晶体管、第十NM0S晶体管、第i^一 NM0S晶体管、第十二NM0S晶体管、第十三NM0S晶体管、第一电阻、及第二电阻；
[0021] 所述第一电阻的一端连接所述第一 NM0S晶体管的源极，另一端连接所述第十一 NM0S晶体管的栅极；
[0022] 所述第二电阻的一端连接所述第二NM0S晶体管的源极，另一端连接所述第十一 NM0S晶体管的栅极；
[0023] 所述第七PM0S晶体管的源极、所述第八PM0S晶体管的源极和所述第九PM0S晶体 管的源极分别与电源连接；
[0024] 所述第七PM0S晶体管和所述第八PM0S晶体管构成电流镜模式，作为所述共模反 馈网络的负载；
[0025] 所述第七PM0S晶体管的栅极分别连接所述第八PM0S晶体管的栅极和所述第八 PM0S晶体管的漏极,其漏极连接所述第十NM0S晶体管的漏极；
[0026] 所述第八PM0S晶体管的漏极连接所述第i^一 NM0S晶体管的漏极；
[0027] 所述第九PM0S晶体管和所述第五NM0S晶体管构成电流镜模式，所述第九PM0S晶 体管的栅极分别连接所述第九PM0S晶体管的漏极和所述第五NM0S晶体管的栅极；
[0028] 所述第十NM0S晶体管和所述第六NM0S晶体管构成电流镜模式，所述第十NM0S晶 体管的栅极分别连接所述第十NM0S晶体管的漏极和所述第六NM0S晶体管的栅极；
[0029] 所述第十一 NM0S晶体管的源极和所述第十二NM0S晶体管的源极分别与所述第 十三NM0S晶体管的漏极相连；
[0030] 所述第十二NM0S晶体管的栅极连接所述目标共模电压，其漏极连接所述第九 PM0S晶体管的漏极；
[0031] 所述第十NM0S晶体管的源极和所述第十三NM0S晶体管的源极分别接地；
[0032] 所述第十三NM0S晶体管的栅极连接一偏置电压。
[0033] 本发明的上述技术方案的有益效果如下：
[0034] 上述方案，与传统的LVDS驱动器相比，增加的预充放电电容提高了负载的充放电 速度、减小负载寄生电容对电路工作速度的影响。以上两方面的改进大大提高了驱动电路 的稳定性和工作速度。
【专利附图】
【附图说明】
[0035] 图1为传统LVDS驱动器的电路图；
[0036] 图2为共模反馈的原理结构图；
[0037] 图3为本发明所述的低压差分信号驱动器的电路图。
【具体实施方式】
[0038] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0039] 如图3所示，本发明的实施例提供一种低压差分信号驱动器，包括：
[0040] 主体驱动电路，用于产生低电压摆幅的高速差动传输数据；
[0041] 共模反馈网络，与所述主体驱动电路连接，用于将所述主体驱动电路的输出端的 共模电压与目标共模电压相比较，以将所述共模电压调节到所述目标共模电压的电平。
[0042] 其中，所述主体驱动电路包括：
[0043] 第一 NM0S晶体管Ml、第二NM0S晶体管M2、第三NM0S晶体管M3、第四NM0S晶体管 M4、第五NM0S晶体管M5以及第六NM0S晶体管（M6)、预充放电电容CP、第一滤波电容C1、第 二滤波电容C2及负载（?);
[0044] 所述第一 NM0S晶体管Ml的栅极和所述第四NM0S晶体管M4的栅极分别与第一输 入端信号IN1连接；
[0045] 所述第二NM0S晶体管M2的栅极和所述第三NM0S晶体管M3的栅极分别与第二输 入端信号IN2连接；
[0046] 所述第一 NM0S晶体管Ml的源极分别连接所述第三NM0S晶体管M3的漏极和负载 &的一端，所述第二NM0S晶体管M2的源极分别连接所述第四NM0S晶体管M4的漏极和负 载&的另一端；
[0047] 所述第五NM0S晶体管M5用作电流源，其栅极连接所述共模反馈网络，漏极与电源 连接，源极分别连接所述第一 NM0S晶体管Ml的漏极、所述第二NM0S晶体管M2的漏极和所 述预充放电电容CP的一端；
[0048] 所述第六NM0S晶体管M6用作电流源，其栅极连接所述共模反馈网络，源极接地， 漏极分别连接所述第三NM0S晶体管M3的源极、所述第四NM0S晶体管M4的源极和所述预 充放电电容C P的另一端；
[0049] 所述第一滤波电容C1的一端连接所述第五NM0S晶体管M5的栅极，另一端连接所 述第一 NM0S晶体管的漏极；
[0050] 所述第二滤波电容C2的一端连接所述第三NM0S晶体管M3的源极，另一端连接所 述第六NM0S晶体管M6的栅极。
[0051] 其中，所述第一输入端信号IN1和所述第二输入端信号IN2是互补的全差分信号。
[0052] 其中，所述共模反馈网络包括：
[0053] 第七PM0S晶体管M7、第八PM0S晶体管M8、第九PM0S晶体管M9、第十NM0S晶体 管M10、第i^一 NM0S晶体管Mil、第十二NM0S晶体管M12、第十三NM0S晶体管M13、第一电 阻R1、及第二电阻R2 ;
[0054] 所述第一电阻R1的一端连接所述第一 NM0S晶体管Ml的源极，另一端连接所述第 i^一 NM0S晶体管Mil的栅极；
[0055] 所述第二电阻R2的一端连接所述第二NM0S晶体管M2的源极，另一端连接所述第 i^一 NM0S晶体管Mil的栅极；
[0056] 所述第七PM0S晶体管M7的源极、所述第八PM0S晶体管M8的源极和所述第九PM0S 晶体管M9的源极分别与电源连接；
[0057] 所述第七PM0S晶体管M7和所述第八PM0S晶体M8管构成电流镜模式，作为所述 共模反馈网络的负载；
[0058] 所述第七PM0S晶体管M7的栅极分别连接所述第八PM0S晶体管M8的栅极和所述 第八PM0S晶体管M8的漏极，其漏极连接所述第十NM0S晶体管M10的漏极；
[0059] 所述第八PM0S晶体管M8的漏极连接所述第i^一 NM0S晶体管Ml 1的漏极；
[0060] 所述第九PM0S晶体管M9和所述第五NM0S晶体管M5构成电流镜模式，所述第九 PM0S晶体管M9的栅极分别连接所述第九PM0S晶体管M9的漏极和所述第五NM0S晶体管 M5的栅极；
[0061 ] 所述第十NM0S晶体管M10和所述第六NM0S晶体管M6构成电流镜模式，所述第十 NM0S晶体管M10的栅极分别连接所述第十NM0S晶体管M10的漏极和所述第六NM0S晶体管 M6的栅极；
[0062] 所述第i^一 NM0S晶体管Mil的源极和所述第十二NM0S晶体管M12的源极分别与 所述第十三NM0S晶体管M13的漏极相连；
[0063] 所述第十二NM0S晶体管M12的栅极连接所述目标共模电压，其漏极连接所述第九 PM0S晶体管M9的漏极；
[0064] 所述第十NM0S晶体管M10的源极和所述第十三NM0S晶体管M13的源极分别接 地；
[0065] 所述第十三NM0S晶体管Ml3的栅极连接一偏置电压。
[0066] 其中，预充放电电容CP的工作原理如下：
[0067] 为便于分析，设流经所述负载电阻&上的电流为Iss，存在的寄生电容为CL。当 所述第一输入端信号控制的所述第一 NM0S晶体管和所述第四NM0S晶体管开关开启时，CP 的正负极之间存储电荷，建立起Iss · &的电压差；当所述第二输入端信号控制的所述第二 NM0S晶体管和所述第三NM0S晶体管开关开启时，此时CP和Q电荷的极性还没改变，CP存 储的电荷与Q的电荷结合，瞬间使得&上的电压由I ss · &变为
[0068]
【权利要求】
1. 一种低压差分信号驱动器，其特征在于，包括： 主体驱动电路，用于产生低电压摆幅的高速差动传输数据； 共模反馈网络，与所述主体驱动电路连接，用于将所述主体驱动电路的输出端的共模 电压与目标共模电压相比较，以将所述共模电压调节到所述目标共模电压的电平。
2. 根据权利要求1所述的低压差分信号驱动器，其特征在于，所述主体驱动电路包括： 第一 NMOS晶体管（Ml)、第二NMOS晶体管（M2)、第三NMOS晶体管（M3)、第四NMOS晶体 管（M4)、第五NMOS晶体管（M5)以及第六NMOS晶体管（M6)、预充放电电容（CP)、第一滤波电 容（C1)、第二滤波电容（C2)及负载（?); 所述第一 NMOS晶体管（Ml)的栅极和所述第四NMOS晶体管（M4)的栅极分别与第一输 入端信号（INI)连接； 所述第二NMOS晶体管（M2)的栅极和所述第三NMOS晶体管（M3)的栅极分别与第二输 入端信号（IN2)连接； 所述第一 NMOS晶体管（Ml)的源极分别连接所述第三NMOS晶体管（M3)的漏极和负载 (?)的一端，所述第二NMOS晶体管（M2)的源极分别连接所述第四NMOS晶体管（M4)的漏 极和负载（?)的另一端； 所述第五NMOS晶体管（M5)用作电流源，其栅极连接所述共模反馈网络，漏极与电源连 接，源极分别连接所述第一 NMOS晶体管（Ml)的漏极、所述第二NMOS晶体管（M2)的漏极和 所述预充放电电容（CP)的一端； 所述第六NMOS晶体管（M6)用作电流源，其栅极连接所述共模反馈网络，源极接地，漏 极分别连接所述第三NMOS晶体管（M3)的源极、所述第四NMOS晶体管（M4)的源极和所述预 充放电电容（CP)的另一端； 所述第一滤波电容（C1)的一端连接所述第五NMOS晶体管（M5)的栅极，另一端连接所 述第一 NMOS晶体管的漏极； 所述第二滤波电容（C2)的一端连接所述第三NMOS晶体管（M3)的源极，另一端连接所 述第六NMOS晶体管（M6)的栅极。
3. 根据权利要求2所述的低压差分信号驱动器，其特征在于，所述第一输入端信号 (IN1)和所述第二输入端信号（IN2)是互补的全差分信号。
4. 根据权利要求1所述的低压差分信号驱动器，其特征在于，所述共模反馈网络包括： 第七PM0S晶体管（M7)、第八PM0S晶体管（M8)、第九PM0S晶体管（M9)、第十NMOS晶体 管（M10)、第i^一 NMOS晶体管（Mil)、第十二NMOS晶体管（M12)、第十三NMOS晶体管（M13)、 第一电阻（R1)、及第二电阻（R2); 所述第一电阻（R1)的一端连接所述第一 NMOS晶体管（Ml)的源极，另一端连接所述第 i^一 NMOS晶体管（Mil)的栅极； 所述第二电阻（R2)的一端连接所述第二NMOS晶体管（M2)的源极，另一端连接所述第 i^一 NMOS晶体管（Mil)的栅极； 所述第七PM0S晶体管（M7)的源极、所述第八PM0S晶体管（M8)的源极和所述第九PM0S 晶体管（M9)的源极分别与电源连接； 所述第七PM0S晶体管（M7)和所述第八PM0S晶体(M8)管构成电流镜模式，作为所述共 模反馈网络的负载； 所述第七PMOS晶体管（M7)的栅极分别连接所述第八PMOS晶体管（M8)的栅极和所述 第八PM0S晶体管（M8)的漏极，其漏极连接所述第十NM0S晶体管（M10)的漏极； 所述第八PMOS晶体管（M8)的漏极连接所述第i^一 NM0S晶体管（Mil)的漏极； 所述第九PMOS晶体管（M9)和所述第五NM0S晶体管（M5)构成电流镜模式，所述第九 PMOS晶体管（M9)的栅极分别连接所述第九PMOS晶体管（M9)的漏极和所述第五NM0S晶体 管（M5)的栅极； 所述第十NM0S晶体管（M10)和所述第六NM0S晶体管（M6)构成电流镜模式，所述第十 NM0S晶体管（M10)的栅极分别连接所述第十NM0S晶体管（M10)的漏极和所述第六NM0S晶 体管（M6)的栅极； 所述第i^一 NM0S晶体管（Mil)的源极和所述第十二NM0S晶体管（M12)的源极分别与 所述第十三NM0S晶体管（M13)的漏极相连； 所述第十二NM0S晶体管（M12)的栅极连接所述目标共模电压，其漏极连接所述第九 PMOS晶体管（M9)的漏极； 所述第十NM0S晶体管（M10)的源极和所述第十三NM0S晶体管（M13)的源极分别接地； 所述第十三NM0S晶体管（M13)的栅极连接一偏置电压。
【文档编号】H03K19/0175GK104283546SQ201310275469
【公开日】2015年1月14日 申请日期:2013年7月2日 优先权日:2013年7月2日
【发明者】朱樟明, 关宇恒, 赵磊, 丁瑞雪, 杨银堂 申请人:西安电子科技大学