输出缓冲器电路的制作方法
【专利摘要】本发明涉及输出缓冲器电路，提供一种能进行高速动作而且能独立地调整差动信号的振幅及共模电压的定电压型的输出缓冲器电路。差动输出缓冲器具备分别以串联方式连接在第一电压源与电流源之间的第一、第三开关及第二、第四开关，复制电路具备：相当于第一电压源的第二电压源；相当于开启状态的第一或第二开关的第五开关；以及使固定的电流流过包括第二电压源及第五开关的电流路径的定电流源。电流控制电路例如以使第三节点的电压与基准电压相等的方式控制流过电流源的电流，第三节点是以串联方式连接在第一、第三开关之间的第一节点与第二、第四开关之间的第二节点之间的相同电阻值的两个电阻元件之间的节点，电压控制电路以使电流路径的除第二电压源的输出端子以外的任一个节点的电压与第二基准电压相等的方式生成控制信号。
【专利说明】输出缓冲器电路
【技术领域】
[0001]本发明涉及输出由共模(common mode)电压及振幅规定的差动信号的输出缓冲器电路。
【背景技术】
[0002]如图10所示，已知在从定电流型的输出缓冲器电路输出的差动信号间加上内置的终端电阻的结构的差动缓冲器。在差动缓冲器之中，在以与规定了差动信号的共模电压及振幅的 LVDS (Low Voltage Differential Signaling:低电压差分信号)或 mini_LVDS等接口标准对应的输出缓冲器电路的结构为代表的定电流型的输出缓冲器电路的构造(architecture)中，使用在电源及接地(ground)与差动开关之间分别配置有电流源的结构。
[0003]在此，当设差动信号的高电位H的电压为Vtp、低电位L的电压为Vtm时，如图9所示，差动信号的共模电压\c可用差动信号的H的电压Vtp与L的电压Vtm的中央的电压\c=(Vtp+Vtm)/2表示。此外，差动信号的振幅的电压Vm可用差动信号的H的电压Vtp与L的电压Vtm的差电压I Vod I = I Vtp-Vtm I表示。
[0004]但是，在定电流型的输出缓冲器电路中，因为由电流源造成的高阻抗(impedance ),差动信号的通过率(through rate )被限制,与定电压型的输出缓冲器电路相比，存在在相同功耗的条件下动作速度差的问题。
[0005]对此，在图10的结构中，当内置的终端电阻与外设的终端电阻的合成电阻的电阻值降低到外设的终端电阻的电阻值的1/2时，能得到与定电压型的输出缓冲器电路的差动信号同等的动作频带，但是消耗电流会变成两倍。
[0006]另一方面，作为以往的定电压型的输出缓冲器电路，一般来说，如图11所示，有在电源及接地与差动开关之间配置有由源跟随器(source follower)构成的电压源的输出缓冲器电路。但是，在该结构中，不能控制差动信号的振幅及共模电压，两方的电压源都是源跟随器，因此，差动信号的振幅也受到由构成电压源的MOS的阈值电压造成的限制。
[0007]对此，作为能控制差动信号的振幅的现有的定电压型的输出缓冲器电路，有如下结构的输出缓冲器电路，即，如图12所示，取消图11所示的定电压型的输出缓冲器电路的一方的电压源，在图12的例子的情况下取消接地侧的电压源，将差动开关直接与接地连接，通过运算放大器以使基准电压与从电源侧的电压源供给的电压变得相等的方式进行控制。
[0008]但是，在该结构中，因为相对于对地得到差动信号的振幅，所以，共模电压存在振幅依赖性。因此，当加大振幅时，共模电压也会上升，有时会从接收差动信号的接收侧的可接收的共模电压范围脱离，存在可输出的振幅范围被限制的问题。此外，还存在该共模电压根据接收侧的终端电阻或传输线路上的电阻的值而变化的问题。
[0009]此外，如图13所示，也可以不以能控制差动信号的振幅的方式构成，而是以能控制共模电压的方式构成，但是，在该情况下，不能控制差动信号的振幅。进而，可考虑使用振幅调整用的运算放大器以外的其它运算放大器，不依赖于振幅地调整共模电压，但是，当同时进行两个反馈控制时，会相互影响，不能进行稳定动作。
[0010]在此，作为与本发明有关联性的现有技术文献，有专利文献1、2等。
[0011]在专利文献I中，记载有如下结构的输出驱动电路，该输出驱动电路具备:在电源及接地与差动开关之间分别配置有电压源及电流源的驱动电路；以及驱动电路的复制(replica)电路,通过运算放大器生成以使参考(reference)电压与复制电路的规定的节点的电压变得相等的方式进行控制的控制信号，将控制信号输入到驱动电路的电源侧的电压源和复制电路的电源侧的电压源的栅极。
[0012]在专利文献2中，记载有如下的LVDS输出缓冲器，该LVDS输出缓冲器在差动信号的输出Z与ZB之间以串联方式配置有等值的内部电阻Rl及R2，使用以OPAMP为基本的反馈环(feedback loop)对内部电阻Rl、R2的中间的节点MID处的共模电压VMID与所需的输出电压VCM进行比较，根据OPAMP的输出，控制接地侧的电流源引出的电流。
[0013]但是，在专利文献I的结构中，因为电流源侧的通过率被限制，而电压源侧不被限制，所以，在进行输出开关时会产生共模电压变动。
[0014]此外，在专利文献2的结构中，虽然成为能通过VCM设定共模电压的电路，但是，因为是定电流型的输出缓冲器电路，所以与专利文献I的情况同样地，存在共模电压变动的问题。
[0015]现有技术文献
专利文献
专利文献1:日本特开2009-152944号公报；
专利文献2:日本特开平11-330947号公报。
【发明内容】
[0016]发明要解决的课题
本发明的目的在于，提供一种消除所述现有技术的问题，能进行高速动作而且能独立地调整差动信号的振幅及共模电压的定电压型的输出缓冲器电路。
[0017]用于解决课题的方案
本发明的输出缓冲器电路具备差动输出缓冲器、复制电路、电流控制电路以及电压控制电路，所述差动输出缓冲器具备:第一电压源；电流源；以及分别以串联方式连接在所述第一电压源的输出端子与所述电流源之间的第一、第三开关及第二、第四开关，在所述第一、第三开关之间的第一节点与所述第二、第四开关之间的第二节点之间连接有终端电阻，对该终端电阻输出差动输出信号，所述第一、第四开关的组及所述第二、第三开关的组，根据从前级电路分别输入的差动输入信号，以一方的组开启(0N)、另一方的组关闭(OFF)的方式被控制，所述电流控制电路以使第三节点的电压与第一基准电压相等的方式控制流过所述电流源的电流，其中，所述第三节点是以串联方式连接在所述第一节点与第二节点之间的相同电阻值的第四及第五电阻元件之间的节点，或者是所述第三及第四开关与所述电流源之间的节点，所述复制电路至少具备:第二电压源，由与所述第一电压源共同的控制信号所控制，对输出端子输出与该第一电压源生成的电压相同的电压；第五开关，与该第二电压源的输出端子连接，相当于开启状态的所述第一或第二开关；以及定电流源，使固定的电流流过包括所述第二电压源及所述第五开关的电流路径，所述电压控制电路以使第四节点的电压与第二基准电压相等的方式生成所述控制信号，其中，所述第四节点是所述复制电路的流过所述固定的电流的电流路径的除所述第二电压源的输出端子以外的任一个节点。
[0018]在此，优选所述复制电路的电流路径还包括第一电阻元件，所述第一电阻元件具有相当于所述终端电阻的电阻值的1/2的电阻值，经由所述第五开关与所述第二电压源的输出端子连接，所述第四节点是与该第一电阻元件的所述第五开关相反侧的节点。
[0019]此外，优选所述第三节点是所述第四及第五电阻元件之间的节点，所述第一基准电压与所述第二基准电压是共同的基准电压。
[0020]此外，优选所述复制电路的电流路径还包括:第六开关，相当于所述开启状态的所述第三或第四开关；以及第六电阻元件，具有与连接在所述第五开关与所述第六开关之间的所述终端电阻的电阻值相当的电阻值，所述第三节点是所述第三及第四开关与所述电流源之间的节点，所述定电流源包括定电流源晶体管，在所述定电流源晶体管中，在栅极供给电流设定电压，漏极与所述电流路径连接，所述电流源包括电流源晶体管，在所述电流源晶体管中，漏极与所述第三及第四开关连接，对栅极供给所述电流控制电路比较所述第三节点的电压与所述第一基准电压而生成的电流控制信号，源极与所述定电流源晶体管共同连接，从所述定电流源晶体管的漏极供给所述第一基准电压。
[0021]此外，优选所述复制电路的电流路径还具备第六电阻元件，所述第六电阻元件具有与所述终端电阻的电阻值相当的电阻值，经由所述第五开关与所述第二电压源的输出端子连接，所述第四节点是该第六电阻元件的与所述第五开关相反侧的节点。
[0022]此外，优选具备根据所述差动输出信号的振幅，对所述定电流源流过的固定的电流进打调整的振幅调整电路。
[0023]进而，优选具备插入到所述第一节点的第二及第三电阻元件，具备插入到所述第二节点的第七及第八电阻元件。
[0024]发明效果
根据本发明，因为是定电压型的输出缓冲器电路，所以与定电流型的输出缓冲器电路相比，在相同功耗条件下能进行高速动作。此外，通过适当调整流过复制电路的第二电流源的电流，从而能调整从差动输出缓冲器输出的差动信号的振幅的大小，而且能与振幅的调整独立地调整共模电压。
【专利附图】
【附图说明】
[0025]图1是表示本发明的输出缓冲器电路的结构的第一实施方式的电路图。
[0026]图2是示出图1所示的输出缓冲器电路的各部位中的电压、电流、电阻值的概念图。
[0027]图3是表示本发明的输出缓冲器电路的结构的第二实施方式的电路图。
[0028]图4是表示本发明的输出缓冲器电路的结构的第三实施方式的电路图。
[0029]图5是表示本发明的输出缓冲器电路的结构的第四实施方式的电路图。
[0030]图6是表示本发明的输出缓冲器电路的结构的第五实施方式的电路图。
[0031]图7是表示本发明的输出缓冲器电路的结构的第六实施方式的电路图。
[0032]图8是表示本发明的输出缓冲器电路的结构的第七实施方式的电路图。[0033]图9是表示输出的差动信号的高电位的电压Vtp、低电位的电压Vtm、振幅的电压Vffll、共模电压\c的关系的概念图。
[0034]图10是表示以往的定电流型的输出缓冲器电路的结构的一个例子的电路图。
[0035]图11是表示以往的定电压型的输出缓冲器电路的结构的一个例子的电路图。
[0036]图12是表示以往的定电压型的输出缓冲器电路的结构的一个例子的电路图。
[0037]图13是表示以往的定电压型的输出缓冲器电路的结构的一个例子的电路图。
【具体实施方式】
[0038]以下，基于附图所示的优选实施方式，详细地说明本发明的输出缓冲器电路。
[0039]图1是表示本发明的输出缓冲器电路的结构的第一实施方式的电路图。同图所示的输出缓冲器电路10是定电压型的输出缓冲器电路，具备差动输出缓冲器12、复制电路
14、运算放大器16、18、定电流产生电路19。
[0040]差动输出缓冲器12具备:对该差动输出缓冲器12供给规定的电压的作为电压源的NMOS (N型MOS晶体管)20 (第一电压源);使规定的电流流过接地的作为电流源的NM0S22(电流源)；作为差动开关的PMOS (P型MOS晶体管)24,26 (第一、第二开关)及NM0S28、30(第三、第四开关)；以及具有相同的电阻值的两个电阻元件32、34 (第四、第五电阻元件)。[0041 ] 作为源跟随器电路的NM0S20与电源(第一电源)连接，NM0S22与接地(第二电源)连接。PM0S24及NM0S28 (第一、第三开关)和PM0S26及NM0S30 (第二、第四开关)分别以串联方式连接在NM0S20与NM0S22之间。电阻元件32、34以串联方式连接在PM0S24与NM0S28之间的节点(第一节点)和PM0S26与NM0S30之间的节点(第二节点)之间。
[0042]虽然省略了图示，但是，PM0S24及NM0S30的组和PM0S26及NM0S28的组根据从前级电路输入的差动信号，以一方的组开启、另一方的组关闭的方式被控制。此外，差动输出缓冲器12的差动信号从第一及第二节点经由外部输出端子38A、38B向输出缓冲器电路10的外部输出，在该差动信号之间(外部输出端子38A、38B之间)连接有外设的终端电阻36。
[0043]接下来，在运算放大器16 (电流控制电路)的“ + ”端子输入(共模反馈)电阻元件32、34之间的节点(第三节点)的电压(相当于共模电压)，在端子输入从输出缓冲器电路10的外部供给的基准电SVotef (第一基准电压)。运算放大器16输出以使基准电压Vqckef与第三节点的电压相等的方式控制流过NM0S22的电流的电流控制信号。从运算放大器16输出的控制信号输入到NM0S22的栅极。
[0044]接下来，复制电路14是模拟差动输出缓冲器12而构成的电路，具备:相当于差动输出缓冲器12的NM0S20的、作为源跟随器电路的NM0S40 (第二电压源);相当于NM0S22的NM0S42 (定电流源);相当于开启状态的PM0S24或PM0S26的PM0S44 (第五开关)；以及具有外设的终端电阻36的1/2的电阻值的电阻元件46A (第一电阻元件)。
[0045]复制电路14的NM0S40、PM0S44、电阻元件46A及NM0S42按此顺序以串联方式连接在电源(第一电源)与接地(第三电源)之间。此外，PM0S44的栅极与接地(第三电源)连接。
[0046]构成复制电路14的PM0S44、NM0S40.42的尺寸是构成差动输出缓冲器12的PM0S24、26、NM0S20、22、28、30的Ι/m倍(m是正数)的尺寸，电阻元件46A具有终端电阻36的电阻值的m/2倍的电阻值。本实施方式是m=l的情况下的例子。此外，能在多个差动输出缓冲器12共用一个复制电路14。
[0047]接下来，在运算放大器18 (电压控制电路)的“ + ”端子输入基准电压Vkkef (第二基准电压)，在端子输入电阻元件46A与NM0S42之间的节点(第四节点)的电压(相当于共模电压)。运算放大器18输出以使基准电压Votef与第四节点的电压相等的方式控制从NM0S40供给到复制电路14的电压的电压控制信号。从运算放大器18输出的控制信号输入到NM0S40及NM0S20的栅极。
[0048]最后，定电流产生电路19产生流过NM0S42，g卩，流过复制电路14进而在输出信号不变化时流过差动输出缓冲器12的电流，具备流过定电流I.的定电流源50和NM0S52。
[0049]定电流源50及NM0S52构成根据差动输出信号的振幅的规格对作为定电流源的NM0S42所流过的固定的电流进行调整的振幅调整电路，以串联方式连接在电源(第一电源)与接地(第三电源)之间。NM0S52的栅极和复制电路14的NM0S42的栅极与定电流源50与NM0S52之间的节点连接。即，在NM0S42的栅极输入决定流过复制电路14的电流路径的电流的电流设定电压，NM0S42、52构成电流反射镜(current mirror)电路。
[0050]即，作为定电流源的NM0S42使固定的电流流过包括作为第二电压源的NM0S40及作为第五开关的PM0S44的电流路径。
[0051]定电流产生电路19的NM0S52的尺寸是复制电路14的NM0S42的Ι/s倍(s是正的整数)的尺寸。本实施方式是s = I (反射比=I:1)的情况下的例子。此外，能在多个复制电路14中共用一个定电流产生电路19。
[0052]接着，对输出缓冲器电路10的动作进行说明。
[0053]从定电流产生电路19的定电流源50供给的定电流Itod经由NM0S52流向接地。流过NM0S52的定电流I.通过电流反射镜电路从NM0S52反射到复制电路14的NM0S42，在NM0S42流过定电流IVQD。即，在复制电路14中，从电源经由NM0S40、PM0S44、电阻元件46A、NM0S42对接地流过定电流I.。
[0054]此外，从运算放大器18输出以使基准电压V_EF与复制电路14的电阻元件46A和NM0S42之间的第四节点的电压相等的方式控制从NM0S40供给到复制电路14的电压的控制信号，输入到NM0S40及NM0S20的栅极。
[0055]在差动输出缓冲器12中，复制电路14是模拟差动输出缓冲器12而构成的电路，来自运算放大器18的控制信号共同输入到NM0S40、20的栅极，从NM0S20对差动输出缓冲器12供给电压。从运算放大器16输出如下的控制信号，该控制信号以从NM0S22流过使基准电压V_EF与差动输出缓冲器12的电阻元件32、34之间的第三节点的电压相等的电流的方式控制NM0S22的栅极。
[0056] 从差动输出缓冲器12输出的差动信号的振幅的电压Vm由终端电阻36的电阻值Rteem和流过终端电阻36的电流Iss的积(Vm = RteemX Iss)所决定。因此，通过适当调整流过复制电路14的NM0S42的定电流IVQD，即，从定电流产生电路19的定电流源50供给的定电流Ivm，从而能调整流过差动输出缓冲器12的定电流Iss，能调整从差动输出缓冲器12输出的差动信号的振幅的大小。
[0057]在差动输出缓冲器12中，根据从运算放大器16输入的控制信号，使第三节点的电压，即，从差动输出缓冲器12输出的差动信号的共模电压与基准电压％。_相等的电流流过NM0S22。因此，通过适当调整基准电压Vc^kef，从而能调整共模电压。[0058]像上述的那样，输出缓冲器电路10与定电流型的输出缓冲器电路相比，在相同功耗条件下能维持高速动作，而且，与定电压型的输出缓冲器电路比较，能消除共模电压的振幅依赖性，能分别独立地调整差动信号的振幅及共模电压。
[0059]以下，参照图2所示的概念图，对从差动输出缓冲器12输出的差动信号不变化时的共模电压\c及振幅的电压Vffll进行说明。
[0060]因为通过运算放大器16在差动输出缓冲器12中进行共模反馈控制，所以共模电压\c与基准电压V_EF始终处于以下的式(I)的关系。
[0061]Voc-Voceef …(I)。
[0062]在差动输出缓冲器12中，为了进行共模反馈控制，通过具有Rtf/2的电阻值的电阻元件32、34产生Vre = (Vtp+Vtm)/2。因为电阻元件32、34的电阻值Rtf相对于外设的终端电阻36的电阻值Rtekm具有充分大的值，所以能忽略流入到电阻元件32、34的电流。
[0063]接下来，当设复制电路14的PM0S44的开启电阻为Rp1、模拟终端电阻36的电阻元件46A的电阻值为RTI/2、差动输出缓冲器12的PM0S24、26的开启电阻为Rpf、复制电路14与差动输出缓冲器12的尺寸比的关系为m时，输出缓冲器电路10以以下的式(2)和(3)的关系成立的方式进行设计。
[0064]RPI=m*RPF...(2)。
[0065]RTI=m*RTE腿...(3)。
[0066]当设从定电流产生电路19的定电流源50供给的电流为ITOD、使用以Ivod*Rti/2=Vod/2的方式进行控制的复制电路14的电流源的NM0S42、设电压源的NM0S40的源极端电位为VS_1、由定电流产生电路19的NM0S52及复制电路14的电流源的NM0S42构成的电流反射镜电路的反射比为1:1时，根据上述式(2)和(3)存在式(4)的关系。
[0067]VS_I =Voceef+ UPI+I?TI/2)氺Itod …(4)。
[0068]在式(4)中，利用了如下情况，即，因为通过运算放大器18在复制电路14中进行共模反馈控制，所以第四节点的电压以成为V_EF的方式被控制。
[0069]接下来，当设复制电路14的电压源的NM0S40的栅极电压为Ve、栅极-源极间电压为ves_l、差动输出缓冲器12的电压源的NM0S20的源极端电位为VS_F、栅极-源极间电压为Ves_F时，能表示为式(5)。
[0070]VsJ7=VVgs-F
=vs_i+vgs_1-vgs_f
-Vocref+ (Rpi+Rti/2) *Ivod+^gs_I_^gs_F...(5)。
[0071]此外，差动信号的振幅的电压Vm处于以下的式(6)的关系。
[0072]Vod- (Vs-F-Voc) / ( Rpf+Rteem/2 ) *Rterm
"(VqCREF+ (Rpi+Rti/2) *Iv?+VgS—I_VgS—F-V(X) / (RpF+RtERm/2) *RtERM...(6)。
[0073]在此，因为使流过外设的终端电阻36的电流为Iss，使用运算放大器16，又因为Vqc=Votef，使用复制电路14，所以当使￥<^_1~Vgs_F时，就变成式(7)的关系。通过利用复制电路14，从而能消除Vre对Rpf的依赖性。
[0074]Vod- (RPI+RTI/2) *IVqD/ (RPF+RTEEM/2) *RTEEM
=(RPI+RTI/2) /{m* (Rpf+Rteem/2) }*Iss*Rteem...(7)。
[0075]此外,根据图2，可以说(RPI+RTI/2) = m* (RPF+RTEKM/2)，因此，根据式(7)可导出式(8)。
[0076]Vod-1h^ Ivod^Rteem...(8)。
[0077]即，在Ves_I~Vgs_F的关系成立的范围内，根据式(8)的“VQD=m*IVQD*RTEKM”，能固定地确定V<x:。
[0078]因此，流过外设的终端电阻36的电流Iss、差动信号的振幅的电压Vm、从定电流产生电路19的定电流源50供给的电流Ivqd的关系可用式(9)及(10)表不。
[0079]Vod-1ss^Rteem …(9)。
[0080]IVQD=Iss/m …(10)。
[0081]接下来，对差动输出缓冲器12的差动输出信号变化时的动作进行说明。
[0082]根据从前级电路输入的差动信号，当PM0S24及NM0S30的组开启、PM0S26及NM0S28的组关闭时，从电源经由NM0S20、PM0S24、终端电阻36、NM0S30、NM0S22对接地流过与定电流I.相等的定电流Iss。另一方面，当PM0S24及NM0S30的组关闭、PM0S26及NM0S28的组开启时，从电源经由匪0S20、PM0S26、终端电阻36、NM0S28、NM0S22对接地流过定电流Iss。[0083]在此，当差动输出信号的一方的节点从H变化为L (即，另一方的节点从L变化为H)时，因为在输出改变的最初NM0S20的Ves急剧地增加，所以流过NM0S20的电流量会一下子增加，对差动输出缓冲器12的低电位节点(输出L的节点)供给电荷。
[0084]此时，Iss变为与输出变化之前相同的电流量，这样，由于对上述低电位节点的电荷的供给，共模电位(电阻元件32、34之间的节点的电位)的电位开始上升。
[0085]因为共模电位上升，当运算放大器16进行反应而使共模电位下降时，会提高NM0S22的栅极电压。据此，Iss增加，差动输出缓冲器12的通过率增加。
[0086]在定电流型的输出缓冲器电路的情况下，像已经叙述的那样，因为由电流源造成的高的阻抗，差动信号的通过率被限制，与定电压型的输出缓冲器电路相比，在相同功耗条件下动作速度会变差。对此，在本实施方式的输出缓冲器电路10中，在输出信号变化的期间，与没有变化的期间比较，流过的电流会增大。由此，能使输出信号高速地变化。即，本实施方式的输出缓冲器电路10不是作为定电流型进行动作，而是作为定电压型输出缓冲器电路进行动作。
[0087]在图1所示的本实施方式的输出缓冲器电路10中，对运算放大器18的端子输入了与输出信号的共模电压对应的、电阻兀件46A的与PM0S44连接的一侧相反侧的节点(第四节点)的电压。但是，也可以将与输出信号的高电压对应的、电阻元件46A的与PM0S44连接的一侧的节点的电压输入到运算放大器18的端子。此外，如图3所示，复制电路14还可以是如下的结构，该结构是，将具有外设的终端电阻36的1/2的电阻值的另一个电阻元件46B和相当于差动输出缓冲器12的开启状态的NM0S28或NM0S30的、栅极与电源(第一电源)连接的NM0S48以串联方式连接在电阻元件46A与NM0S42之间。电阻元件46B及NM0S48对复制电路14的动作没有任何影响。而且，也可以将与输出信号的定电压对应的、电阻元件46B的与NM0S48连接的一侧的节点的电压输入到运算放大器18的端子。在该情况下，还可以省略NM0S48。在任一个情况下，对运算放大器18的“ + ”端子供给对应的基准电压。
[0088]另外，像上述的那样，在采用第一实施方式以外的其它节点作为复制电路14的参照节点的情况下，输入到复制电路14的运算放大器18和差动输出缓冲器12的运算放大器16的“ + ”端子的控制信号不能相同。
[0089]此外，如图4所示，即使除了差动输出缓冲器12的差动开关的PMOS及NMOS以外，更换其它的PMOS和NMOS构成输出缓冲器电路，也能得到实现同样的功能的电路。
[0090]在该情况下，差动输出缓冲器12的电源侧的PM0S54成为电流源，接地侧的PM0S56成为源跟随器电路的电压源。据此，来自运算放大器16的控制信号输入到电流源的PM0S54的栅极，来自运算放大器18的控制信号输入到差动输出缓冲器12的接地侧的PM0S56及与此相当的复制电路14的PM0S60的栅极。此外，定电流产生电路19的定电流源50从电源对接地流过定电流I.，由定电流产生电路19的PM0S62和复制电路14的电流源的PM0S58构成电流反射镜电路。
[0091]此外，差动输出缓冲器12的差动开关不限于PMOS与NMOS的组合，也能只由PMOS或只由NMOS构成。
[0092]在图5中，差动开关只由NM0S64、66、68、70构成。根据差动开关的结构，与差动开关对应的复制电路14的结构也变更为NM0S72、74。在该情况下，NM0S64、70的组和NM0S66、68的组也根据从前级电路输入的差动信号，以一方的组开启、另一方的组关闭的方式被控制。此外，在图6中，只由PMOS构成差动开关和相当于差动开关的复制电路。与图5同样地，根据从前级电路输入的差动信号，以一方的组开启、另一方的组关闭的方式被控制。
[0093]此外，如图7所示，在差动输出缓冲器12的PM0S24与NM0S28之间的第一节点插入电阻元件88A及88B (第二及第三电阻元件)，此外，在PM0S26与NM0S30之间的第二节点插入电阻元件90A及90B (第七及第八电阻元件)，使电阻元件88A及90A的电阻值相等，使电阻原件88B及90B的电阻值相等。此时，在电阻元件88A及90A的组与电阻元件88B及90B的组中，也可以使电阻值不同。
[0094]在图7所示的例子的情况下，电阻元件88A连接在PM0S24与外部输出端子38A之间的第一节点，电阻元件88B连接在外部输出端子38A与NM0S28之间的第一节点。此外，电阻元件90A连接在PM0S26与外部输出端子38B之间的第二节点，电阻元件90B连接在外部输出端子38B与NM0S30之间的第二节点。也可以使电阻元件88A、88B及90A、90B为终端电阻的1/2。
[0095]在用MOS构成差动开关的情况下，有时在MOS的开启电阻中产生制造上的偏差等。对此，通过插入偏差比MOS的开启电阻小的电阻元件，从而能将两者的合成电阻的电阻值的偏差抑制得较小，能减低由MOS的开启电阻的偏差造成的影响。
[0096]另外，也可以不将电阻元件88A、88B连接在PM0S24与NM0S28之间，而连接在PM0S24与NM0S28之间的节点与外部输出端子38A之间的节点。电阻元件90A、90B也是同样的。
[0097]差动输出缓冲器12的第一电压源、第一电流源、差动开关及与此对应的复制电路14的第二电压源、第二电流源、第五开关等不限于由MOS构成，也可以由实现同样的功能的其它电路构成。
[0098]第三电源可以供给与第二电源相同的电压，例如，像上述实施方式那样供给接地，也可以供给与第二电源不同的电压，例如，供给规定的低电压。此外，关于第一电源，在复制电路14和缓冲器12中电源电压也可以不同。[0099]关于电压控制电路，只要是生成以使基准电压与从NM0S40到NM0S42之间的规定的节点(在本实施方式中是第四节点)的电压相等的方式控制从NM0S40供给到复制电路14的电压的控制信号，通过从电压控制电路输出的控制信号，控制从NM0S40及NM0S20供给到各自的电路的电压，可以是任何结构的电路。
[0100]此外，第三节点与第四节点可以不选择对应的节点，而选择与上述实施方式的情况不同的节点。例如，第三节点能选择第三及第四开关与电流源之间的节点。此外，作为第四节点，能选择复制电路的电流路径的除了第二电压源的输出端子以外的任一个节点。即，不需要在电流控制电路与电压控制电路中使用相同的基准电压Vkkef，能使用不同的基准电压。
[0101]例如，像图8那样，在电流控制电路中使用的基准电压不是Vkkef，而是使用在复制电路14之中对应于差动输出缓冲器12的NM0S28、30与NM0S22之间的节点的NM0S48与NM0S42之间的节点(V,)。
[0102]此外，在该图8的情况下，关于参考电压，不从外部控制第三节点用的V_EF，采用从复制电路14获取而进行控制的方法。
[0103]在该实施方式的情况下，当与第三节点对应的节点为差动开关的NM0S28、30与电流源的NM0S22之间的节点时，通过利用电流控制电路将第三节点的电压调整为所需的电压，从而，据此能在结果上将差动信号的共模电压调整为所需的电压。
[0104]另外，在另外准备生成V.的电路的情况下，能从复制电路14省略RTI/2的一方和NM0S48。
[0105]本发明基本上如上所述。
[0106]以上，详细地对本发明进行了说明，但是本发明不限定于上述实施方式，显然，在不脱离本发明的宗旨的范围内，可以进行各种改良或变更。
[0107]附图标记说明
10:输出缓冲器电路；
12:差动输出缓冲器；
14:复制电路；
16、18:运算放大器；
19:定电流产生电路；
20、22、28、30、40、42、48、52、64、66、68、70、72、74:NM0S ；
24、26、44、54、56、58、60、62、76、78、80、82、84、86:PM0S
32、34、36、46A、46B、88A、88B、90A、90B、92A、92B:电阻元件；
38A、38B:外部输出端子；
50:定电流源。
【权利要求】
1.一种输出缓冲器电路，其特征在于，具备:差动输出缓冲器；复制电路；电流控制电路；以及电压控制电路， 所述差动输出缓冲器具备:第一电压源；电流源；以及在所述第一电压源的输出端子与所述电流源之间分别以串联方式连接的第一、第三开关及第二、第四开关，在所述第一、第三开关之间的第一节点与所述第二、第四开关之间的第二节点之间连接有终端电阻，对该终端电阻输出差动输出信号， 所述第一、第四开关的组及所述第二、第三开关的组，根据从前级电路分别输入的差动输入信号，以一方的组开启、另一方的组关闭的方式被控制， 所述电流控制电路以使第三节点的电压与第一基准电压相等的方式控制流过所述电流源的电流，其中，所述第三节点是以串联方式连接在所述第一节点与第二节点之间的相同电阻值的第四及第五电阻元件之间的节点，或所述第三及第四开关与所述电流源之间的节点， 所述复制电路至少具备: 第二电压源，由与所述第一电压源共同的控制信号所控制，对输出端子输出与所述第一电压源生成的电压相同的电压； 第五开关，与所述第二电压源的输出端子连接，相当于开启状态的所述第一或第二开关；以及 定电流源，使固定的电流流过包括所述第二电压源及所述第五开关的电流路径，所述电压控制电路以使第四节点的电压与第二基准电压相等的方式生成所述控制信号，其中，所述第四节点是所述复制电路的流过所述固定的电流的电流路径的除所述第二电压源的输出端子以外的任一个节点。
2.根据权利要求1所述的输出缓冲器电路，其特征在于，` 所述复制电路的电流路径还包括第一电阻元件，所述第一电阻元件具有相当于所述终端电阻的电阻值的1/2的电阻值，经由所述第五开关与所述第二电压源的输出端子连接，所述第四节点是与所述第一电阻元件的所述第五开关相反侧的节点。
3.根据权利要求2所述的输出缓冲器电路，其特征在于， 所述第三节点是所述第四及第五电阻元件之间的节点， 所述第一基准电压与所述第二基准电压是共同的基准电压。
4.根据权利要求1所述的输出缓冲器电路，其特征在于， 所述复制电路的电流路径还包括: 第六开关，相当于所述开启状态的所述第三或第四开关；以及第六电阻元件，具有与连接在所述第五开关与所述第六开关之间的所述终端电阻的电阻值相当的电阻值， 所述第三节点是所述第三及第四开关与所述电流源之间的节点，所述定电流源包括定电流源晶体管，在所述定电流源晶体管中，在栅极供给电流设定电压，漏极与所述电流路径连接， 所述电流源包括电流源晶体管，在所述电流源晶体管中，漏极与所述第三及第四开关连接，对栅极供给所述电流控制电路比较所述第三节点的电压和所述第一基准电压而生成的电流控制信号，源极与所述定电流源晶体管共同连接，所述第一基准电压从所述定电流源晶体管的漏极供给。
5.根据权利要求1所述的输出缓冲器电路，其特征在于， 所述复制电路的电流路径还具备第六电阻元件，所述第六电阻元件具有与所述终端电阻的电阻值相当的电阻值，经由所述第五开关与所述第二电压源的输出端子连接， 所述第四节点是所述第六电阻元件的与所述第五开关相反侧的节点。
6.根据权利要求1所述的输出缓冲器电路，其特征在于， 具备振幅调整电路，根据所述差动输出信号的振幅，对所述定电流源流过的固定的电流进行调整。
7.根据权利要求1所述的输出缓冲器电路，其特征在于， 具备插入到所述第一节点的第二及第三电阻元件， 具备插入到所述第二 节点的第七及第八电阻元件。
【文档编号】H03K19/0185GK103684411SQ201310393809
【公开日】2014年3月26日 申请日期:2013年9月3日 优先权日:2012年9月3日
【发明者】西泽雄树 申请人:株式会社巨晶片