具有非易失性逻辑阵列备份相关应用的处理装置制造方法
【专利摘要】一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。
【专利说明】具有非易失性逻辑阵列备份相关应用的处理装置
[0001]本申请要求2012年9月10日提交的美国临时申请61 / 698906的权益，其全部内容合并于此作为参考。
【技术领域】
[0002]本发明一般涉及非易失性存储单元及它们在系统中的使用，更具体地涉及与逻辑阵列组合以提供非易失性逻辑模块。
【背景技术】
[0003]很多便携电子装置，例如移动电话、数码相机/可携式摄像机、个人数字助理、膝上计算机以及视频游戏基于电池操作。在非活动期间，装置可不执行处理操作，并且可以置于关机或待机电源模式以省电。提供给电子装置中的逻辑的部分的电源可以在低电量待机电源模式下被关闭。然而，在待机电源模式下存在的泄漏电流表现了便携式电池操作装置的设计的挑战。装置中的数据保持电路，例如触发器和/或锁存器，可以在装置进入待机电源模式之前，用于保存稍后使用的状态信息。数据保持锁存器，还可以被称为影子锁存器或气球锁存器，其通常由独立的“常开”电源供电。
[0004]用于减少非活动期间的泄漏电流的公知技术利用了多阈值CMOS(MTCMOS)技术来实现影子锁存器。在这种方法中，影子锁存器利用厚栅极氧化物晶体管和/或高阈值电压(Vt)晶体管来减少待机电源模式下的泄漏电流。在正常操作(如，在有效电源模式下)中，影子锁存器通常与电路的剩余部分分开，以保持系统性能。为了在“主从”触发器拓扑中保留数据，第三锁存器，如影子锁存器，可以被加入到主锁存器和从锁存器中以用于数据保留。在其他情况下，从锁存器可以配置为在低电源操作期间作为保留锁存器操作。然而，一些电量仍然需要以保留存储的状态。例如，参见美国专利US7639056，“用于断电应用的超低面积开销保留触发器”，其全部内容通过参考合并于此。
[0005]片上系统(system on chip, SoC)是长期已经公知的概念；基本方法是将越来越多的功能性集成到一个给定装置中。这种集成能够采用硬件或解决方案软件的形式。性能收益通常通过增加的时钟速率以及更优化的处理节点来获得。很多SoC设计将微处理器核或多个核与不同的外围装置和存储器电路配对。
[0006]能量收集，也被称为电量收集或能量采集，是一种处理，通过该处理，能量从外部源获得、捕获，并存储以用于小型无线的独立装置，例如那些用于可穿戴电子设备和无线传感器网络中的装置。收集的能量可以从不同的来源获得，例如:太阳能电源、热能、风能、盐分梯度、以及动能等。然而，通常能量收集器提供非常少的电量以用于低能量电子设备。用于能量收集器的能量源存在于周围背景并可用于使用。例如，温度梯度存在来自内燃机的操作，并且在城市区域内，由于无线电和电视广播等在环境中存在大量电磁能量。
【发明内容】
【专利附图】
【附图说明】
[0007]图1是依照本发明的不同实施例配置的示例片上系统(SoC)的部分的功能框图；
[0008]图2是在图1的SoC中使用的一个触发器云的更详细的框图；
[0009]图3是说明由铁电电容器展示的极化滞后图；
[0010]图4-7是说明依据本发明的不同实施例配置的示例铁电非易失性比特单元的原理图和时序图；
[0011]图8-9是说明依据本发明的不同实施例配置的另一个示例铁电非易失性比特单元的原理图和时序图；
[0012]图10是说明在图1中的SoC内使用的示例NVL(non-volatile logic)阵列的框图；
[0013]图1IA和图1lB是在图10中的NVL阵列中使用的输入/输出电路的更详细的原
理图；
[0014]图12A是说明依据本发明的不同实施例配置的在读周期中的示例偏移电压测试的时序图；
[0015]图12B是在依据本发明的不同实施例配置的偏移电压的示例范围内生成的直方图；
[0016]图13是说明图10的NVL阵列中的奇偶生成的原理图；
[0017]图14是说明依据本发明的不同实施例配置的NVL阵列中的示例电源域的框图；
[0018]图15用在依据本发明的不同实施例配置的NVL阵列中的示例电平转换器的原理图；
[0019]图16是说明依据本发明的不同实施例配置的在铁电比特单元中使用检测放大器的电平偏移的示例操作的时序图；
[0020]图17是依据本发明的不同实施例配置的示例电源检测设置的框图；
[0021]图18是说明依据本发明的不同实施例配置的处理装置的操作的流程图；以及
[0022]图19是依据本发明的不同实施例配置的包括NVL阵列的另一个示例SoC的框图。
[0023]本领域技术人员能够意识到图中的元件是为了简单清楚的说明，而并不必按照比例画出。例如，图中一些元件的尺寸和/或相关的位置可以相对其他元件扩大，以帮助理解本发明的不同实施例。同样，为了利于这些不同实施例具有较少妨碍物的视图，普通但是众所周知的在商业上可行的实施例中有用或必须的元件通常不被描述。进一步能够意识到的是，某些动作和/或步骤可以按发生的特定顺序被描述或描写，而那些本领域技术人员能够明白这种针对顺序的规定不是必须的。还可以理解的是，本文使用的术语和表达具有常规的技术含义，如依据上述所记载的【技术领域】的本领域技术人员能够理解这些词语和表达，除非此处记载了不同的特殊含义。
【具体实施方式】
[0024]现在，将参考附图详细地描述本发明的具体实施例。为了 一致性，不同附图中的相同元件被指定相同的附图标记。在下述详细说明中，大量具体细节被记载以提供更透彻的理解。然而，显现出的是，本发明技术方面的本领域技术人员可以不用这些特殊的细节来实践。在其他的例子中，没有详细地描述众所周知的特征，以避免不必要的复杂化说明书。[0025]当现有技术系统使用保留锁存器在低电量操作期间保留逻辑模块中的触发器的状态时，还需要一些电量来保留状态。与此相反，当电源完全移除后，非易失性元件能够保留逻辑模块中的触发器的状态。这样的逻辑元件此处将被成为非易失性逻辑(NVL)。在SoC(片上系统)中通过NVL实现的微控制单元(MCU)，可以具有停止、关闭电源、以及打开电源的能力而没有功能性损失。在电源被完全移除后，不需要系统复位/重新启动来重新开始操作。这种能力对于新兴的能量采集应用是理想的，例如近场通信(NFC)，射频识别(RFID)应用，以及嵌入式控制及监控系统，例如，其复位/重新启动处理的时间和电量花费能够消耗大部分可用能量，剩下非常少或者没有能量给有用的计算、感测、或控制功能。尽管本说明书讨论了包括用于排序SoC状态机的可编程MCU的S0C，本领域技术人员能够明白，NVL能基于控制系统将状态机硬编码提供给传统的逻辑门或ROM，PLA,或PLD。
[0026]在一个方法中，SoC包括一个或更多非易失性逻辑。例如，基于SoC的非易失性逻辑(NVL)可以通过接收电源中断来备份它的工作状态(所有触发器)、在睡眠模式中具有零泄漏、以及电源启动需要少于400ns来恢复系统状态。
[0027]除了 NVL，芯片将或者必须在至少低电量保留状态中保持所有的触发器被供电，其需要一个持续的电源，即使是在待机模式下，或者在电源打开后耗费能量和时间重新启动。对于能量收集应用，NVL是有用的，因为不需要稳定电源保存触发器(FF)的状态，甚至当间断电源可用时，单单启动编码就可以消耗全部收集的能量。对于带有有限的冷却和电池功能的手持装置，带有“瞬时开启”能力的零泄漏IC(integrated circuit,集成电路)是理想的。
[0028]铁电随机存取存储器(FRAM)是与DRAM(动态随机存取存储器)性能类似的非易失性存储技术。每个单独的比特(位，bit)能够被获取，但是不像EEPROM(电可擦除编程只读存储器)或者闪存，FRAM既不需要特定的顺序来写数据，也不需要电荷泵来获得需要的较高的编程电压。每个铁电存储器单元包括一个或更多铁电电容器(FeCap)。每个铁电电容器可以被用做此处描述的NVL电路中的非易失性元件。
[0029]图1是说明计算装置的部分的功能框图，在这种情况下，示例片上系统(SoC)IOO提供了基于计算特征的非易失性逻辑。当在此处使用术语SoC以表示包括一个或更多系统元件的集成电路时，本公开的教导能够提供给不同类型的包括功能性逻辑模块的集成电路，该功能性逻辑模块例如，锁存器、集成时钟门控单元、以及触发器电路元件(FF)，它们提供了非易失性状态保留。在大阵列控制环境以外的嵌入式非易失性存储元件存在可靠性和加工的挑战。基于NVL阵列的NVL比特单元通常为了最大读信号余量以及原位余量可测试性而设计，如同任何NV存储器技术需要的那样。然而，将可测试性特征加到单独的NVL FF可以根据面积开销被禁止。
[0030]为了缓解测试特征的成本并及提高可制造性，参见附图1和2的例子，多个非易失性逻辑元件阵列或NVL阵列110与多个易失性存储元件220被设置。至少一个非易失性逻辑控制器106配置为控制多个NVL阵列110，以存储由多个易失性存储元件220表示的机器状态，以及从多个NVL阵列110读取存储的机器状态到多个易失性存储元件220。例如，至少一个非易失性逻辑控制器106配置为生成控制序列，以保存机器状态到该多个NVL阵列110，或者从多个NVL阵列110检索机器状态。多路复用器212被连接以不同地将易失性存储元件220的单独易失性存储元件连接到NVL阵列110的一个或更多对应的单独NVL阵列。
[0031]在说明的例子中，计算装置设备安置在单独的芯片上，此处SoCIOO使用基于比特单元的FeCap (铁电电容器)的256b迷你阵列110实现，其中迷你阵列在此称为NVL阵列，该比特单元分散在整个逻辑云上，以在电源移除时保存不同触发器120的状态。每个FF120的云102-104包括相关联的NVL阵列110。这种分布导致单独的NVL阵列110被物理邻近排列和连接以从易失性存储元件220的对应单独易失性存储元件接收数据。中央NVL控制器106控制全部阵列及其与FF120的通信。当三个FF云102-104在此处说明时，SoClOO可以具有全部被NVL控制器106控制的增加的或更少的FF云。SoCIOO能够被分割为多于一个NVL域，其中专用的NVL控制器用于管理每个独立的NVL域中的NVL阵列110以及FF120。现有的NVL阵列实施例使用256比特迷你阵列，但是该阵列可以根据需要具有更多或更少的比特数。
[0032]SoClOO使用修改的保持触发器120来实现，触发器120包括配置为使能数据从多个非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列到多个触发器电路的单独触发器电路的回写的电路。有不同的公知方式来实现保持触发器。例如，数据输入可以通过第一锁存器锁存。当第一锁存器在待机电源模式下不起作用时，耦合到第一锁存器的第二锁存器可以接收数据输入以保留。第一锁存器接收来自第一电源线的电量，其中，第一电源线在待机电源模式下被关闭。第二锁存器接收来自第二电源线的电量，其中第二电源线在备用模式下保持打开状态。控制器接收时钟输入和保持信号，并提供时钟输出给第一锁存器和第二锁存器。保留信号中的改变是转换到待机电源模式的指示。控制器继续在预定电压电平上保持时钟输出，并且第二锁存器在待机电源模式下继续接收来自第二电源线的电量，因此保留了数据输入。这种保留锁存器在美国专利US7639056，“用于断电应用的超低面积开销保留触发器”被更详细地描述。
[0033]图2说明了示例性保留触发结构，其在保留期间不需要时钟保持在特定状态。在这种“免除时钟”的NVL触发设计中，在保留期间，该时钟值是“无关的”。
[0034]在SoCIOO中，修改的保留FF120包括简单的输入和控制修改以允许每个FF的状态被保存到NVL阵列110中相关的FeCap比特单元中，例如，当系统被转换到电源关闭状态时。当系统被恢复，然后被保存的状态从NVL阵列110中传递回每个FF120中。通过特定的电源配置的实现，能够提高电量节省和数据完整性。在一个这样的方法中，独立保留触发器电路包括由第一电源域(例如，下文描述的例子中的VDDL)供电的主逻辑电路部分(主级或锁存器)，以及由第二电源域(例如，下文描述的例子中的VDDR)供电的从级电路部分。在这种方法中，在从多个NVL阵列中回写数据到多个易失性存储元件的过程中，第一电源域配置为电源关闭，而第二电源域是有效的。多个非易失性逻辑元件配置为由第三电源域(例如，下文描述的例子中的VDDN)供电，第三电源域在计算装置设备的常规操作中配置为电源关闭。
[0035]通过这种配置，多个电源域能够被实现为以能够被特殊设计以适合给定实现的方式独立打开电源或关闭电源。因此，在另一方面，计算设备包括第一电源域，其配置为提供电源给计算装置设备的切换的逻辑元件，以及第二电源域，其配置为提供电源给配置为控制信号的逻辑元件，控制信号用于存储数据到多个非易失性逻辑元件阵列，或用于从多个非易失性逻辑元件阵列读取数据。当多个易失性存储元件包括保留触发器时，第二电源域配置为提供电源给保留触发器的单独保留触发器的从级。第三电源域提供电源给多个非易失性逻辑元件阵列。除了电源域，NVL阵列能够定义为涉及特定功能的域。例如，多个非易失性逻辑元件阵列的至少一个的第一组，能够与计算装置设备的第一功能相关联，以及多个非易失性逻辑元件阵列的至少一个的第二组，能够与计算装置设备的第二功能相关联。多个非易失性逻辑元件阵列的至少一个的第一组与多个非易失性逻辑元件阵列的至少一个的第二组的操作是独立的。这样配置便于分离的NVL阵列域或组的控制和操作，允许更多的计算装置的全部功能的粒状控制。
[0036]这种更特殊的控制同样也能够应用于电源域。在一个例子中，第一电源域分为第一部分和第二部分，第一部分配置为提供电源给与第一功能相关的切换的逻辑元件，第二部分配置为提供电源给与第二功能相关的切换的逻辑元件。第一电源域的第一部分和第二部分分别配置为独立于第一电源域的其他部分而开启或关闭。类似地，第三电源域能够分为第一部分和第二部分，第一部分配置为提供电源给与第一功能相关的非易失性逻辑元件阵列，第二部分配置为提供电源给与第二功能相关的非易失性逻辑元件阵列。和第一电源域一样，第三电源域的第一部分和第二部分分别配置为独立于第三电源域的其他部分开启或关闭。
[0037]这样配置，如果单独的功能没有用于给定装置，与没有使用的功能相关联的触发器和NVL阵列能够独立于其他触发器和NVL阵列被分别关闭和操作。这种在电源和操作管理中的便利性允许考虑电源使用和功能来设计计算装置的功能性。这能够在下面示例设计中进一步的说明，设计具有CPU、三个SPI接口、三个UART接口、三个I2C接口、以及仅有一个逻辑电源域(VDDL)。逻辑电源域区别于保留或NVL电源域(分别是VDDR和VDDN)，而这些技术也能够应用于那些电源域。尽管这种示例性装置仅有一个逻辑电源域，用于装置的给定应用可以仅使用三个SPI单元的其中之一、三个UART的其中之一、以及三个I2C外围设备的其中之一。为了允许应用优化NVL应用唤醒和睡眠的时间以及能量消耗，VDDL电源域能够分为10个分离的NVL域(一个CUP，三个SPI，三个UART，三个I2C，总共10个NVL域)，其每个能够独立于其他的被使能/禁止。因此，当禁止其他的时，用户可以使能关于CPU、一个SP1、一个UART、一个I2C的NVL能力以用于他们的特殊应用。此外，这种分割还利于及时性和能量，不同的NVL域能够及时保存和恢复不同点的状态。
[0038]为了进一步增加灵活性，NVL域能够与电源域交迭。参见上面的例子，能够定义四个电源域:分别用于CPU、SP1、UART以及I2C(每个外围电源域具有三个功能单元)，其中在每个外围域中定义三个NVL域，而其中一个用于CPU(还是总共10个NVL域)。在这种情况下，独立电源域除了控制每个电源域中的NVL域，还可以打开或关闭以增加电量节省和唤醒/睡眠时间的灵活性。
[0039]此外，单独的第一电源域，第二电源域，以及第三电源域配置为独立于其他第一电源域，第二电源域，以及第三电源域来关闭或打开电源。例如，整个电源门控能够配置为被控制以关闭单独的第一电源域，第二电源域，以及第三电源域。如下面的表I所述，在计算装置设备的常规操作期间，第三电源域配置为关闭电源，在数据从多个非易失性逻辑元件阵列中回写到多个易失性存储元件期间，第二电源域配置为关闭电源。第四电源域能够配置为提供电源给实时时钟以及唤醒中断逻辑。
[0040]这种方法能够进一步参见说明的例子SoClOO来理解，其中NVL阵列110和控制器106在被称为VDDN的NVL电源域上操作，并且在常规操作期间被关闭。所有的逻辑、存储器块107如ROM(只读存储器)以及SRAM(静态随机存取存储器、以及FF的主级在被称为VDDL的逻辑电源域上。FRAM(铁电随机存取存储器)阵列被直接连接到保持在FRAM需要的较高的固定电压(即，VDDL〈=VDDZ，其中VDDZ是固定供电，只要VDDL保持在比VDDZ低的电势，VDDL就能够变化)的专用全局供电干线(VDDZ)。注意，如103中所示的FRAM阵列通常包括集成电源开关以允许FRAM阵列根据需要被关闭，尽管显而易见，没有内部电源开关的FRAM阵列能够联合FRAM阵列外部的电源开关而被利用。保持FF的从级在被称为VDDR域的保持电源域上，以在操作的备用模式下使能常规的保持。表1概括了正常操作期间的电源域操作:系统备份到NVL阵列、睡眠模式、系统从NVL阵列恢复、以及回到正常操作。表I还指定了在备用空闲模式期间使用的域，其可以在系统软件的控制下被初始化，以使用保留触发器的易失性保留功能进入电量减少的状态。108指示的开关组被用以控制不同的电源域。有多个开关108可以分布在整个SoClOO上，并被SoClOO上的处理器执行的软件控制和/或被SoCIOO中的硬件控制器(未示出)控制。除了三个此处说明的，还有额外的域，将在稍后描述。
[0041]
【权利要求】
1.一种提供基于非易失性逻辑计算的计算装置设备，该设备包括: 多个非易失性逻辑元件阵列； 多个易失性存储元件阵列； 至少一个非易失性逻辑控制器，其被配置以控制所述多个非易失性逻辑元件阵列存储由所述多个易失性存储元件阵列中的相应易失性存储元件阵列表示的机器状态，以及从所述多个非易失性逻辑元件阵列中读取存储的机器状态到所述多个易失性存储元件中的相应易失性存储元件； 多路复用器，其被连接以将所述易失性存储元件阵列中单独易失性存储元件阵列不同地连接到所述非易失性逻辑元件阵列中的一个或更多相应的单独非易失性逻辑元件阵列。
2.根据权利要求1所述的计算装置设备，其被设置在单个芯片上。
3.根据权利要求1所述的计算装置设备，其中所述至少一个非易失性逻辑控制器被配置以生成用于存储所述机器状态到所述多个非易失性逻辑元件阵列或从所述多个非易失性逻辑元件阵列检索所述机器状态的控制序列。
4.根据权利要求1所述的计算装置设备，其中所述非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列物理地相邻设置并连接以从所述易失性存储元件中相应的单独易失性存储元件接收数据。
5.根据权利要求1所述的计算装置设备，其中所述多个易失性存储元件中的单独易失性存储元件包括: 数据输入端口，其被配置以通过响应于在数据输入使能端口接收来自所述至少一个非易失性逻辑控制器的更新信号以触发所述数据输入端口，允许与存储的数据相关的信号从所述非易失性逻辑元件阵列的其中之一到相关的易失性存储元件从属级的通过，以将来自所述非易失性逻辑元件阵列的其中之一的数据插入到到相关的易失性存储元件。
6.根据权利要求1所述的计算装置设备，其中所述多路复用器被配置为传递来自所述多个易失性存储元件的多个单独易失性存储元件的状态，以用于所述多个非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列的一行中必要的同步存储。
7.根据权利要求6所述的计算装置设备，其中所述多路复用器被配置为连接到每个云的所述多个易失性存储元件的N组M个易失性存储元件，以及连接到所述多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列，其中所述多路复用器被配置为连接所述N组中的一组到所述N乘M大小的非易失性逻辑元件阵列以将来自所述M个易失性存储元件的数据一次存储到所述N乘M大小的非易失性逻辑元件阵列的一行中。
8.根据权利要求1所述的计算装置设备，其中所述计算装置被配置为以保留模式操作，并且所述非易失性逻辑控制器被配置为控制和影响数据从所述易失性存储元件的独立易失性存储元件到所述非易失性存储元件中相应的独立非易失性存储元件的存储。
9.根据权利要求1所述的计算装置设备，其中所述计算装置被配置为以恢复模式操作，在该模式下，所述计算装置的时钟对于所述易失性存储元件保持在非活动状态，并且所述非易失性逻辑控制器被配置为控制和影响数据从所述非易失性存储元件中的单独非易失性存储元件到所述易失性存储单元中相应的单独易失性存储单元的传输。
10.根据权利要求1所述的计算装置设备，其中所述至少一个非易失性逻辑控制器被配置为独立于所述计算装置设备的中央处理单元操作。
11.根据权利要求1所述的计算装置设备，其中所述多个易失性存储元件中的单独易失性存储元件包括下组中的其中一个:触发器电路元件、锁存器、集成的时钟门控单元、以及上述的组合。
12.根据权利要求1所述的计算装置设备，其中所述多个非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列包括铁电电容器比特单元、闪存、磁阻式随机存取存储器、旋转转矩磁阻式随机存取存储器以及上述的组合。
13.—种方法,包括: 使用多个易失性存储元件操作处理装置； 使用多路复用器连接所述多个易失性存储元件的N组的每组的M个易失性存储元件到多个非易失性逻辑元件阵列的N乘M大小的非易失性逻辑元件阵列，其中所述多路复用器连接所述N组中的一组到所述N乘M大小的非易失性逻辑元件阵列，以将来自所述M个易失性存储元件的数据一次存储到所述N乘M大小的非易失性逻辑元件阵列的一行中，或者将来自所述N乘M大小的非易失性逻辑元件阵列一行的数据一次写入到所述M个易失性存储元件中； 使用相应的非易失性逻辑控制器控制所述多路复用器。
14.根据权利要求13所述的方法，进一步包括: 确定适合于备份存储在所述多个易失性存储元件中的数据的备份条件； 响应于确定所述备份条件: 呈现所述处理装置的时钟为所述易失性存储元件非活动； 通过相应的非易失性逻辑控制器控制状态的存储，所述状态由对应于多个非易失性逻辑元件阵列中的非易失性逻辑元件阵列的多个易失性存储元件中的单独易失性存储元件表不; 确定恢复条件，所述恢复条件适合于从所述多个非易失性逻辑元件阵列恢复数据到所述易失性存储元件； 响应确定所述恢复条件: 当恢复所述状态时，保持所述处理装置的时钟在非活动状态； 通过所述相应的非易失性逻辑控制器，控制从所述多个非易失性逻辑元件阵列到所述多个易失性存储元件中相应的易失性存储元件的所述状态的恢复。
15.根据权利要求14所述的方法，其中控制从所述多个非易失性逻辑元件阵列到所述多个易失性存储元件的所述状态的恢复包括: 所述相应的非易失性逻辑控制器影响电连接到给定的易失性存储元件的数据输入使能端口上的更新信号，以影响插入来自所述非易失性逻辑元件阵列之一的数据到所述给定的易失性存储元件。
16.一种提供基于非易失性逻辑计算的计算装置设备，该设备包括: 与用于所述计算装置设备的中央处理单元分离的至少一个非易失性逻辑控制器； 多个非易失性逻辑元件阵列，其包括铁电电容器比特单元； 多个易失性存储元件，其中所述多个易失性存储元件中的单独易失性存储元件包括: 触发器电路元件； 数据输入端口，其被配置为通过响应于在数据输入使能端口接收来自所述少一个非易失性逻辑控制器的更新信号以触发所述数据输入端口，允许于存储数据相关的信号从所述非易失性逻辑元件阵列之一到相关的易失性存储元件从属级的通过，将来自所述非易失性逻辑元件阵列之一的数据插入到相关的易失性存储元件； 多路复用器，其被连接以通过连接到每个云的所述多个易失性存储元件的N组M个易失性存储元件以及连接到所述多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列，将所述非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列不同地连接到所述易失性存储元件中的一个或更多相应的单独易失性存储元件，其中所述多路复用器被配置为连接所述N组中的一组到所述N乘M大小的非易失性逻辑元件阵列，以将来自所述M个易失性存储元件的数据一次存储到所述N乘M大小的非易失性逻辑元件阵列的一行中，或者将来自所述N乘M大小的非易失性逻辑元件阵列的一行的数据一次写入到所述M个易失性存储兀件中； 其中所述至少一个非易失性逻辑控制器被配置为控制所述多个非易失性逻辑元件阵列以存储由所述多个易失性存储元件表示的机器状态，以及从所述多个非易失性逻辑元件阵列读出存储的机器状态到所述多个易失性存储元件； 其中所述计算装置被配置为在备份模式下操作，在该模式下，所述非易失性逻辑控制器被配置为控制和影响数据从所述易失性存储元件中的单独易失性存储元件到所述非易失性存储元件的单独非易失性存储元件的存储； 其中所述计算装置被配置为在恢复模式下操作，在该模式下，所述计算装置的时钟被保持在对于易失性存储元件的非活动状态，以及所述非易失性逻辑控制器被配置为控制和影响数据从所述非易失性存储元件的单独非易失性存储元件到所述易失性存储单元中的单独易失性存储单元的传输。
17.根据权利要求16所述的计算装置设备，其中所述非易失性逻辑元件阵列中的单独非易失性逻辑元件阵列 物理地相邻设置并连接，以从所述易失性存储元件中相应的单独易失性存储元件接收数据。
【文档编号】H03K19/0175GK103956185SQ201310532311
【公开日】2014年7月30日 申请日期:2013年9月10日 优先权日:2012年9月10日
【发明者】S·C·巴特林, S·卡纳 申请人:德克萨斯仪器股份有限公司