时钟数据恢复电路、数据接收设备及数据传输和接收系统的制作方法
【专利摘要】本发明提供时钟数据恢复电路、数据接收设备及数据传输和接收系统。该时钟数据恢复电路包括：振荡器，输出时钟信号；相位比较器，输出对应输入接收数据信号和时钟信号之间的相位差的信号；分频器，输出反馈时钟信号；第一可变延迟电路，输出延迟数据信号；第二可变延迟电路，输出延迟反馈时钟信号；频率相位比较器，输出对应延迟数据信号与延迟反馈时钟信号之间的频率差和相位差的信号；锁定检测器，输出指示频率差和相位差是否在预定的范围内的判定信号；以及多路复用器，接收判定信号并选择相位比较器的信号和频率相位比较器的信号。
【专利说明】时钟数据恢复电路、数据接收设备及数据传输和接收系统
[0001]相关申请的交叉引用
[0002]本申请要求于2012年12月20日提交的日本在先专利申请JP2012-277624的权益，其全部内容通过引用结合于此。
【技术领域】
[0003]本公开涉及时钟数据恢复电路、数据接收设备以及数据传输和接收系统。
【背景技术】
[0004]近几年，在信息设备和数码设备领域中，为了以高速度和低成本发送大容量的数字数据，广泛地使用高速串行通信。高速串行通信的接收设备使用“时钟和数据恢复”电路(在下文中缩写为“⑶R”)以再生与被预定编码的接收数据列(data column)同步的时钟和数据。为了提取接收数据列的数据率(data rate，数据速率)，在数据列被发送之前发送器发送预定的时钟模式(clock pattern),并且⑶R与时钟模式同步，从而将⑶R的时钟频率锁定至预定的频率。
[0005]图10是现有技术中的⑶R1001的框图。
[0006]接收数据信号DIN被输入至相位比较器102、频率相位比较器104和锁定检测器106中的每一个。
[0007]频率相位比较器104将通过从压控振荡器105输出的时钟信号VCOCLK被分频器108以预定的分频比分频而获得的反馈时钟信号FBCLK的频率和相位与接收数据信号DIN的时钟模式的频率和相位相比，并且输出对应其比较结果的控制信号。
[0008]相位比较器102将从压控振荡器105输出的时钟信号VCOCLK的相位与接收数据信号DIN的数据列或者时钟模式的相位相比，并且输出对应其比较结果的控制信号。此外，相位比较器102输出与时钟信号VCOCLK同步的再生数据信号RDATA。
[0009]锁定检测器106将时钟信号VCOCLK的频率和相位与接收数据信号DIN的时钟模式的频率和相位相比，并且判定时钟信号VCOCLK的频率和相位是否接近接收数据信号DIN的时钟模式的频率和相位使得(下文将描述的)包括相位比较器102的环路处于频率范围内，换言之是否实现锁定。如果锁定检测器106检测到锁定(完成了频率引入操作(frequency pull-1n operation)),那么锁定检测器106将表示“锁定检出”的逻辑信号(判定信号SEL)提供至多路复用器109a及10%中的每一个。
[0010]多路复用器109a及10%的每一个接收锁定检测器106的判定信号，并且将频率相位比较器104的输出信号或者相位比较器102的输出信号提供至第一电荷泵电路110。第一电荷泵电路110接收来自频率相位比较器104或者相位比较器102的脉冲输出信号，并且输出脉动电流信号。通过作为低通滤波器的环路滤波器111，电流信号被积分并转换为电压信号从而去除不必要的高频成分。然后，电压信号被输入至压控振荡器105中。压控振荡器105振荡具有对应输入电压信号的频率的信号。由压控振荡器105输出的时钟信号VCOCLK被输入至相位比较器102中并通过分频器108输入至频率相位比较器104和锁定检测器106中。
[0011]从相位比较器102输出的再生数据信号RDATA和由压控振荡器105输出的时钟信号VCOCLK被提供给在后续级的串并转换器910 (参见图9)。
[0012]应注意，日本专利申请公开第HEI8-237240号的文献公开被认为是与本公开有关的技术(在下文中称为专利文献I)。专利文献I公开能够自动地并容易地调整压控振荡器的频率范围以及与它的生成时间无关地避免错误同步的生成时钟脉冲的方法、同步脉冲发生器和时钟再生电路的技术内容。
【发明内容】
[0013]随着复杂的信息设备和数码设备的普及，就高速串行传输的数据率而言，近年的市场需要高速且低功率消耗。这些需求使得CDR的操作不稳定。
[0014]近几年，先进的LSI的电源电压更低，并且由于尽可能地抑制不必要的功耗的低功耗设计而使功耗大幅地增加或减少，由此电源电压趋向于不稳定。如果在电源电压波动的状态下CDR从解锁状态过渡至锁定状态，那么存在环路滤波器电压极大地改变并且由压控振荡器输出的时钟信号的振荡频率被极大地改变造成在错误的频率上执行锁定或者解除锁定的可能性。
[0015]考虑到上述情况，希望提供一种时钟数据恢复电路、数据接收设备以及数据传输和接收系统，该时钟数据恢复电路、数据接收设备以及数据传输和接收系统高度地对抗电源电压的波动，避免错误的锁定状态和锁定解除状态，并且因此具有稳定的数据接收能力。
[0016]根据本公开的实施方式，提供一种时钟数据恢复电路，包括:振荡器，被配置为输出时钟信号；相位比较器，被配置为输出与输入的接收数据信号和时钟信号之间的相位差对应的信号；以及分频器，被配置为输出通过将时钟信号以预定的分频比分频而获得的反馈时钟信号。该时钟数据恢复电路还包括:第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至接收数据信号而获得的延迟数据信号；第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至反馈时钟信号而获得的延迟反馈时钟信号；以及频率相位比较器，被配置为输出与延迟数据信号和延迟反馈时钟信号之间的频率差和相位差对应的信号。该时钟数据恢复电路进一步包括:锁定检测器，被配置为输出指示延迟数据信号与延迟反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号；以及多路复用器，被配置为接收判定信号并且选择相位比较器的信号和频率相位比较器的信号。
[0017]根据本公开的实施方式，可以提供一种时钟数据恢复电路、数据接收设备以及数据传输和接收系统，其高度地对抗电源电压的波动，避免错误的锁定状态和锁定解除状态，并且因此具有稳定的数据接收能力。
[0018]从以下实施方式的描述看，其他的问题、配置和效果将显而易见。
[0019]如附图中所示，根据以下本公开的最佳模式的实施方式的详细描述，本公开的这些及其他目标、特征和优势将变得更加显而易见。
【专利附图】
【附图说明】
[0020]图1是示出了根据本公开的第一实施方式的CDR的框图；
[0021]图2A和图2B是根据第一实施方式的⑶R的时序图；[0022]图3A和图3B是示出了相位比较器的实例的电路图和输出信号的时序图；
[0023]图4A和图4B都是示出了延迟电路的实例的电路图；
[0024]图5是示出了根据本公开的第二实施方式的CDR的框图；
[0025]图6是示出了根据本公开的第二实施方式的包括相位设置电路的CDR的时序图；
[0026]图7是示出了根据本公开的第三实施方式的CDR的框图；
[0027]图8A和图8B是根据本公开的第三实施方式的CDR的时序图；
[0028]图9是示出了根据本公开的第四实施方式的数据传输和接收系统的框图；以及
[0029]图10是现有技术下的⑶R的框图。
【具体实施方式】
[0030]在下文中，将按以下顺序描述本公开的实施方式。
[0031][第一实施方式ADR的整体配置与操作]
[0032][延迟电路的实例]
[0033][第二实施方式:自动地设置第一延迟时间dTl和第二延迟时间dT2的⑶R]
[0034][第三实施方式ADR的整体配置与操作]
[0035][第四实施方式:数据传输和接收系统的整体配置]
[0036][第一实施方式ADR的整体配置与操作]
[0037]图1是根据本公开的第一实施方式的⑶RlOI的框图。
[0038]根据本公开的此实施方式的⑶RlOl不同于图10中所示的现有技术下的⑶R1001，因为⑶RlOl包括:为接收数据信号DIN提供第一延迟时间dTl的第一可变延迟电路103以及为反馈时钟信号FBCLK提供第二延迟时间dT2的第二可变延迟电路107。
[0039]接收数据信号DIN被输入至相位比较器102和第一可变延迟电路103中的每一个。
[0040]相位比较器102将从压控振荡器105输出的时钟信号VCOCLK的相位与接收数据信号DIN的数据列或者时钟模式的相位相比较，并且输出对应其比较结果的控制信号。此夕卜，相位比较器102输出与时钟信号VCOCLK同步的再生数据信号RDATA。
[0041]从相位比较器102输出的再生数据信号RDATA和由压控振荡器105输出的时钟信号VCOCLK被提供给后续级的串并转换器910。
[0042]根据从诸如ROM(未示出)等部分输出的第一相位设置信息，第一可变延迟电路103输出通过将预定延迟时间(第一延迟时间dTl)提供至(赋予)所输入的接收数据信号DIN而获得的延迟数据信号DIN_D。具有第一延迟时间dTl的延迟数据信号DIN_D被输入至频率相位比较器104和锁定检测器106中的每一个。
[0043]分频器108将时钟信号VCOCLK分频为1/N (N是自然数)频率，并输出反馈时钟信号 FBCLK。
[0044]根据从诸如ROM(未示出)等部分输出的第二相位设置信息，第二可变延迟电路107输出通过将预定延迟时间(第二延迟时间dT2)提供至输入反馈时钟信号FBCLK而获得的延迟反馈时钟信号FBCLK_D。具有第二延迟时间dT2的延迟反馈时钟信号FBCLK_D被输入至频率相位比较器104和锁定检测器106中的每一个。
[0045]频率相位比较器104将通过从第二可变延迟电路107输出的具有预定延迟时间(第二延迟时间dT2)的延迟反馈时钟信号FBCLK_D的频率和相位与延迟数据信号DIN_D的时钟模式的频率和相位比较，并且输出对应其比较结果的控制信号。
[0046]锁定检测器106将延迟反馈时钟信号FBCLK_D的频率和相位与延迟数据信号DIN_D的时钟模式的频率和相位比较。然后，锁定检测器106判定延迟反馈时钟信号FBCLK_D的频率和相位是否接近延迟数据信号DIN_D的时钟模式的频率和相位使得(下文将描述的)包括相位比较器102的环路处于可锁定的频率范围内，换言之，是否实现锁定。锁定检测器106将锁定判定信号SEL输出至多路复用器109a和10%中的每一个作为指示锁定是否被检测到(完成了频率引入操作)的逻辑信号。如果锁定判定信号SEL处于逻辑“真”的状态，则该信号表示实现了锁定。
[0047]多路复用器109a及10%的每一个接收锁定判定信号SEL，并且将频率相位比较器104的输出信号或者相位比较器102的输出信号提供至第一电荷泵电路110。第一电荷泵电路HO接收从频率相位比较器104或者相位比较器102输出的脉冲输出信号，并且输出脉动电流信号。通过作为低通滤波器的环路滤波器111，该电流信号被积分并转换为电压信号从而去除不必要的高频成分。然后，电压信号被输入至压控振荡器105中。压控振荡器105振荡对应输入电压信号的频率的信号。由压控振荡器105输出的时钟信号VCOCLK被输入至相位比较器102并通过分频器108输入至第二可变延迟电路107。
[0048]在包括频率相位比较器104的环路中锁定时的时钟相位和在包括相位比较器102的环路中锁定时的时钟相位不一定相同。由于在制造过程中频率相位比较器104和锁定检测器106的偏差，在包括频率相位比较器104的环路中锁定时的时钟相位与在包括相位比较器102的环路中锁定时的时钟相位之间可能出现差异。
[0049]在稳定地提供电源电压并且没有混入大噪声等的稳定操作环境中，即使在包括频率相位比较器104的环路的时钟相位和包括相位比较器102的环路的时钟相位之间存在一些差异，锁定状态从包括频率相位比较器104的环路的锁定状态平稳地改变至包括相位比较器102的环路的锁定状态而不会明显地改变由压控振荡器105输出的时钟信号VCOCLK的频率。然而，先进的LSI的电源电压更低，并且由于尽可能地抑制不必要的功耗的低功耗设计功耗显著地增加或者减少，由此电源电压很可能不稳定。如果CDRlOl从包括频率相位比较器104的环路的操作状态过渡至包括相位比较器102的环路的操作状态，那么存在如下可能性:紧随过渡之后由于时钟相位的差异导致环路滤波器电压极大地改变，并且由压控振荡器105输出的时钟信号的振荡频率极大地改变，结果以错误的频率执行锁定或者锁定被解除。
[0050]为了消除以错误的频率执行锁定或者解除锁定的上述可能性，在CDRlOl从包括频率相位比较器104的环路的操作状态过渡至包括相位比较器102的环路的操作状态时尽可能地抑制时钟相位的波动是有利的。换言之，期望在包括频率相位比较器104的环路中锁定时的时钟相位与在包括相位比较器102的环路中锁定时的时钟相位相同。
[0051]在此实施方式中，提供具有第一延迟时间dTl的接收数据信号DIN的第一可变延迟电路103和提供具有第二延迟时间dT2的反馈时钟信号FBCLK的第二可变延迟电路107被添加到CDRlOl的环路。由此，可以克服在制造过程中的偏差导致的在包括频率相位比较器104的环路中锁定时的时钟相位和在包括相位比较器102的环路中锁定时的时钟相位之间的差异。[0052]在第一可变延迟电路103和第二可变延迟电路107的任一个中设置最小延迟时间，并且在另一个中设置最小延迟时间。当在第一可变延迟电路103中设置延迟时间时，发挥相对于接收数据信号DIN延迟时钟信号VCOCLK的相位的效果。相反，当在第二可变延迟电路107中设置延迟时间时，发挥相对于接收数据信号DIN提前(advance，前移)时钟信号VCOCLK的相位的效果。
[0053]图2A和图2B是⑶RlOI的时序图。在图2A和2B中，假设分频器108的分频比是2。
[0054]图2A是在第一可变延迟电路103中设置预定延迟时间的时序图。此时，在第二可变延迟电路107中设置最小延迟时间。
[0055]当在第一可变延迟电路103中设置第一预定延迟时间dTl时，相对于接收数据信号DIN，延迟数据信号DIN_D的相位被延迟。当包括频率相位比较器104的环路处于锁定状态时，延迟反馈时钟信号FBCLK_D的相位与延迟数据信号DIN_D的相位匹配。通过为反馈时钟信号FBCLK提供最小延迟时间而获得的延迟反馈时钟信号FBCLK_D实质上接近反馈时钟信号FBCLK。反馈时钟信号FBCLK从分频器108被输出。此外，作为分频器108的输出信号的反馈时钟信号FBCLK基于时钟信号VC0CLK。因此，当包括频率相位比较器104的环路处于锁定状态时，相对于接收数据信号DIN的时钟信号VCOCLK的相位延迟了第一延迟时间dTl。
[0056]因此，时钟与延迟信号同步，由此，相对于原始信号，时钟的相位被延迟。
[0057]图2B是在第二可变延迟电路107中设置延迟时间的时序图。此时，在第一可变延迟电路103中设置最小延迟时间。
[0058]当在第二可变延迟电路107中设置第二预定延迟时间dT2时，相对于反馈时钟信号FBCLK，延迟反馈时钟信号FBCLK_D的相位被延迟。当包括频率相位比较器104的环路处于锁定状态时，延迟反馈时钟信号FBCLK_D的相位与延迟数据信号DIN_D的相位匹配。通过为反馈时钟信号FBCLK提供第二延迟时间dT2来获得延迟反馈时钟信号FBCLK_D。反馈时钟信号FBCLK从分频器108被输出。此外，作为分频器108的输出信号的反馈时钟信号FBCLK基于时钟信号VC0CLK。因此，当包括频率相位比较器104的环路处于锁定状态时，相对于接收数据信号DIN的时钟信号VCOCLK的相位提前第二延迟时间dT2。
[0059]也即，信号与延迟时钟同步，由此，相对于原始信号，时钟的相位被提前。
[0060]将描述调整第一可变延迟电路103和第二可变延迟电路107的方法。
[0061](I)为接收数据信号DIN提供包括预定时钟模式的测试信号。
[0062](2)阻挡锁定检测器106的输出并将锁定判定信号SEL设置在逻辑“假”的状态。
[0063](3)观察相位比较器102的第一输出端和第二输出端并且调整第一可变延迟电路103或者第二可变延迟电路107的设置使得从第一输出端输出的方波的脉冲宽度与第二输出端输出的方波的脉冲宽度彼此对应。
[0064]图3A和图3B是示出了相位比较器102的实例的电路图和输出信号的时序图。
[0065]图3A是示出了相位比较器102的实例的电路图。
[0066]接收数据信号DIN被输入延迟电路301以及第一 D触发器302的D端。时钟信号VCOCLK被输入至第一 D触发器302的时钟端。同时，时钟信号VCOCLK被逻辑地反转，并被输入至第二 D触发器303的时钟端。[0067]第一 D触发器302的Q输出信号和延迟电路301的输出信号被输入至第一异或门304。第一异或门304的输出信号是用于提前相位的信号UP
[0068]第一 D触发器302的Q输出信号和第二触发器303的Q输出信号被输入至第二异或门305。第二异或门305的输出信号是用于延迟相位的信号DN。此外，第二触发器303的Q输出信号用作再生数据信号RDATA。
[0069]图3B是相位比较器102的输出信号的时序图。
[0070]当接收数据信号DIN的相位与时钟信号VCOCLK的相位匹配时，信号UP的脉冲宽度与信号DN的脉冲宽度匹配。
[0071]当相对于接收数据信号DIN提前时钟信号VCOCLK的相位时，信号UP的脉冲宽度变得比信号DN的脉冲宽度窄。
[0072]当相对于接收数据信号DIN延迟时钟信号VCOCLK的相位时，信号UP的脉冲宽度变得比信号DN的脉冲宽度宽。
[0073]这样，接收数据信号DIN与时钟信号VCOCLK之间的相位差被输出作为由相位比较器102输出的信号UP和信号DN的脉冲宽度的差异。因此，为了调整第一可变延迟电路103和第二可变延迟电路107，仅需要调整第一可变延迟电路103或者第二可变延迟电路107的设置使得在操作包括频率相位比较器104的环路的状态下相位比较器102的信号UP和信号DN具有相同的脉冲宽度。
[0074]仅需要在制造采用根据本实施方式的CDRlOl的设备的最后阶段执行第一可变延迟电路103或者第二可变延迟电路107的调整。当完成调整时，在调整过程中确定的第一延迟时间dTl和第二延迟时间dT2被写入诸如ROM的非易失性存储单元中。
[0075][延迟电路的实例]
[0076]图4A和图4B是示出了延迟电路的实例的电路图。
[0077]尽管第一可变延迟电路103和第二可变延迟电路107不一定是相同的延迟电路，但是希望将第一可变延迟电路103和第二可变延迟电路107设计成使它们能够设置相同的延迟时间。为此，期望第一可变延迟电路103和第二可变延迟电路107具有相同的电路结构。
[0078]图4A示出延迟电路的实例。在延迟电路401中，门电路402a、402b、402c和402d串联连接，并且通过基于多路复用器403中的延迟设置来选择抽头(tap)，从而设置延迟时间。
[0079]在很多情况下，门电路402a、402b、402c和402d包括金属氧化物半导体场效应晶体管(M0SFET)。本质上MOSFET中的每一个在栅极与源极之间以及栅极与漏极之间包括电容器。因此，接通源极和漏极意味着对电容器供电。当在电容器中存储电荷时，出现延迟时间。
[0080]图4B示出延迟电路的另一实例。在延迟电路411中，电容器C413a、C413b、C413c和C413d并联连接在两个门电路412a和412b之间。通过开关414a、414b、414c和414d在电容器C413a、C413b、C413c和C413d与接地节点之间闭合/断开延迟电路411，从而设置延迟时间。
[0081]如果使用电容器C413a、C413b、C413c和C413d，则例如通过根据二进制加权将电容器的电容比设置为“I:2:4:8”，可以增加或减少电容器的组合电容，由此增加或者减少延迟时间。
[0082][第二实施方式:自动地设置第一延迟时间dTl和第二延迟时间dT2的⑶R501]
[0083]上述第一实施方式需要调整过程。该调整过程本身并不困难。但是，该调整过程需要人手，这影响到产品的制造成本。然而，通过增加下文描述的简单电路可以省略该调整过程。
[0084]图5是根据本公开的第二实施方式的⑶R501的框图。图5中所示的⑶R501与图1中所示的CDRlOl不同，因为增加了相位设置电路502。相位设置电路502使上述调整过
程自动化。
[0085]相位比较器102的第一输出端(信号UP)和第二输出端(信号DN)连接至第二电荷泵电路503。与第一电荷泵电路110相似，第二电荷泵电路503接收从相位比较器102输出的脉冲输出信号，并且输出脉动电流信号。通过电容器C504,电流信号被积分并转换为电压信号，并且去除了不必要的高频成分。然后，电压信号被输入比较器505中。
[0086]比较器505将第二电荷泵电路503的输出信号与参考电压相比较,并且输出二进制逻辑信号。逻辑信号被输入至控制电路506中。
[0087]控制电路506接收逻辑信号并控制第一延迟时间dTl和dT2。
[0088]图6是包括相位设置电路502的⑶R501的时序图。图6示出改变第二可变延迟电路107的延迟设置值并且将控制电路506内部的相位设置最终设置为“_2” (第二可变延迟电路107的延迟设置值被设置为“2”)的状态。
[0089]首先，存储在控制电路506内部的相位设置为“0”，并且相对于时钟信号VC0CLK，接收数据信号DIN的相位被提前。从第二电荷泵电路503输出、被电容器C504平滑化并被输入比较器505中的相位差检测信号VPLPF的电压逐渐上升。
[0090]接着，基于比较器505的逻辑信号，控制电路506将相位设置设置为“_3”。然后，从第二电荷泵电路503输出、被电容器C504平滑化并被输入比较器505中的相位差检测信号VPLPF的电压逐渐降低。
[0091]接着，基于比较器505的逻辑信号，控制电路506将相位设置设置为“_2”。然后，从第二电荷泵电路503输出、被电容器C504平滑化并被输入比较器505中的相位差检测信号VPLPF的电压收敛为与参考电压几乎相同的电压。
[0092]通过采用相位设置电路502，根据本实施方式的⑶R501可以在制造过程中省去第一可变延迟电路103和第二可变延迟电路107的调整过程。当采用根据本实施方式的CDR501的电子设备被激活时或者当电子设备通过串行接口被连接至另一电子设备时，相位设置电路502被激活以在过渡至锁定状态之前的级执行相位调整，并且可以实现稳定的锁定状态。
[0093][第三实施方式ADRlOl的整体配置与操作]
[0094]至少在原理上，第一可变延迟电路103和第二可变延迟电路107被插入⑶RlOI中的位置可以位于包括相位比较器102的环路中。
[0095]图7是根据本公开的第三实施方式的⑶R701的框图。图7中所示的⑶R701不同于图1中所示的⑶R101，因为第一可变延迟电路703和第二变量延迟电路707刚好被设置在相位比较器102之前。
[0096]图8A和图8B是根据本公开的第三实施方式的⑶R701的时序图。图8A和图8B中，分频器108的分频比是2。
[0097]图8A是当对第一可变延迟电路703设置预定延迟时间时的时序图。此时，在第二可变延迟电路707中设置最小延迟时间。
[0098]当在第一可变延迟电路703中设置第一预定延迟时间dTl时，相对于接收数据信号DIN，延迟数据信号DIN_D的相位被延迟。当包括相位比较器102的环路处于锁定状态时，延迟时钟信号VC0CLK_D的相位与延迟数据信号DIN_D的相位匹配。通过为反馈时钟信号FBCLK提供最小延迟时间而获得的延迟时钟信号VC0CLK_D实质上接近反馈时钟信号FBCLK。反馈时钟信号FBCLK从分频器108被输出。此外，作为分频器108的输出信号的反馈时钟信号FBCLK基于时钟信号VC0CLK。因此，当包括相位比较器102的环路处于锁定状态时，相对于接收数据信号DIN的时钟信号VCOCLK的相位延迟了第一延迟时间dTl。
[0099]也即，时钟与延迟信号同步，由此，相对于原始信号，时钟的相位被延迟。
[0100]图8B是在第二可变延迟电路707中设置延迟时间时的时序图。此时，在第一可变延迟电路703中设置最小延迟时间。
[0101]当在第二可变延迟电路107中设置第二预定延迟时间dT2时，相对于时钟信号VC0CLK，延迟时钟信号VC0CLK_D的相位被延迟。当包括相位比较器102的环路处于锁定状态时，延迟时钟信号VC0CLK_D的相位与延迟数据信号DIN_D的相位匹配。通过为时钟信号VCOCLK提供第二延迟时间dT2来获得延迟时钟信号VC0CLK_D。因此，当包括相位比较器102的环路处于锁定状态时，相对于接收数据信号DIN的时钟信号VCOCLK的相位提前第二延迟时间dT2。
[0102]也即，信号与延迟时钟同步，由此，相对于原始信号，时钟的相位被提前。
[0103]这样，如果第一可变延迟电路703和第二可变延迟电路707被插入包括相位比较器102的环路中，也可以实现相位调整。应注意，与第一可变延迟电路和第二可变延迟电路被插入包括频率相位比较器104的环路中的情况相比，增加第一可变延迟电路703和第二可变延迟电路707的可变延迟时间是必要的。
[0104][第四实施方式:数据传输和接收系统的整体配置]
[0105]图9是根据本公开的第四实施方式的数据传输和接收系统901的框图。
[0106]数据传输设备902包括数据传输单元903、编码器904、串行器905和传输PLL906。
[0107]由数据传输单元903生成的传输数据被提供给编码器904。编码器904以防止等于或大于预定数的“O”或“I”连续的编码方法将从数据传输单元903输入的数据编码。编码方法的实例可以包括8b/10b编码、64b/66b编码、8到14调制(EFM)以及1_7调制。
[0108]从编码器904输出的调制数据通过串行器905进行并串行转换。此时，串行器905使用从传输PLL906输出的传输时钟从而根据预定的位格式以时间顺序配置时钟和调制数据，并输出包括时钟的数据信号。
[0109]由数据传输设备902输出的数据信号由数据接收设备907接收。
[0110]数据接收设备907包括放大器908XDR909、串并转换器910、解码器911和数据接收单元912。
[0111]放大器908放大由串行器905输出的差动输入的数据信号以具有可以被⑶R909接收的振幅电平。
[0112]由放大器908输出的数据信号被输入到⑶R909中。可采用根据上述第一、第二和第三实施方式的⑶R中的任何一个作为⑶R909。
[0113]从⑶R909输出的再生数据信号和再生时钟信号被输入串并转换器910中。串并转换器910将再生数据信号进行串并行转换。
[0114]由串并转换器910输出的调制数据被输入到解码器911中。根据由编码器904执行的编码系统，解码器911将调制数据解码(解调)成数据。然后，由解码器911解调过的数据被输入数据接收单元912中。
[0115]尽管图9中所示的数据传输和接收系统901被差动连接，但是可以使用单相连接。在这种情况下，放大器908变成不必要的。
[0116]尽管数据传输设备902和数据接收设备907通过信号线连接，但是可以提供诸如光盘的存储介质代替信号线。在这种情况下，数据传输设备902用作数据记录设备并且数据接收设备907用作数据再生设备。
[0117]通过采用根据上述第一、第二和第三实施方式的⑶R中的任何一个作为数据接收设备907的CDR909，可以实现高度地对抗电源电压的波动并且即使在低压电源中仍可稳定地操作的数据接收设备907。此外，CDR909减少整个数据传输和接收系统901的成本，同时还增加了稳定性。
[0118]应当注意，本公开也可以采用以下配置。
[0119](I) 一种时钟数据恢复电路，包括:
[0120]振荡器，被配置为输出时钟信号；
[0121]相位比较器，被配置为输出与输入的接收数据信号和时钟信号之间的相位差对应的信号；
[0122]分频器，被配置为输出通过将时钟信号以预定的分频比分频而获得的反馈时钟信号;
[0123]第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至接收数据信号而获得的延迟数据信号；
[0124]第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至反馈时钟信号而获得的延迟反馈时钟信号；
[0125]频率相位比较器，被配置为输出与延迟数据信号和延迟反馈时钟信号之间的频率差和相位差对应的号；
[0126]锁定检测器，被配置为输出指示延迟数据信号与延迟反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号；以及
[0127]多路复用器，被配置为接收判定信号并且选择相位比较器的信号和频率相位比较器的信号。
[0128](2)根据项(I)所述的时钟数据恢复电路，进一步包括:
[0129]第一电荷泵电路，连接至多路复用器；以及
[0130]环路滤波器，被配置为使第一电荷泵电路的输出信号平滑化并将输出信号提供至振荡器，其中
[0131 ] 振荡器包括压控振荡器。
[0132](3)根据项(2)所述的时钟数据恢复电路，其中，
[0133]在控制多路复用器以将频率相位比较器连接至第一电荷泵电路之后，基于相位比较器的输出信号来设置第一延迟时间和第二延迟时间，使得接收数据信号和时钟信号之间的相位差变成最小。
[0134](4)根据项(2)所述的时钟数据恢复电路，进一步包括:
[0135]第二电荷泵电路，连接至分频器；以及
[0136]控制电路，被配置为基于第二电荷泵电路的输出信号来设置第一延迟时间和第二延迟时间。
[0137](5) 一种时钟数据恢复电路，包括:
[0138]振荡器，被配置为输出时钟信号；
[0139]分频器，被配置为输出通过将时钟信号以预定的分频比分频而获得的反馈时钟信号;
[0140]频率相位比较器，被配置为输出对应接收数据信号与反馈时钟信号之间的频率差和相位差的信号；
[0141]锁定检测器，被配置为输出指示接收数据信号与反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号；
[0142]第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至接收数据信号而获得的延迟数据信号；
[0143]第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至时钟信号而获得的延迟时钟信号；
[0144]相位比较器，被配置为输出对应延迟数据信号和延迟时钟信号之间的相位差的信号;
[0145]多路复用器，被配置为接收判定信号并且选择相位比较器的信号和频率相位比较器的信号。
[0146](6)根据项(5)所述的时钟数据恢复电路，进一步包括:
[0147]第一电荷泵电路，连接至多路复用器；以及
[0148]环路滤波器，被配置为使第一电荷泵电路的输出信号平滑化并将输出信号提供至振荡器，其中
[0149]振荡器包括压控振荡器，以及
[0150]在控制多路复用器以将频率相位比较器连接至第一电荷泵电路之后，基于相位比较器的输出信号来设置第一延迟时间和第二延迟时间，使得延迟数据信号和延迟时钟信号之间的相位差变成最小。
[0151](7)—种数据接收设备，包括:
[0152]时钟数据恢复电路，包括:
[0153]振荡器，被配置为输出时钟信号，
[0154]相位比较器，被配置为输出对应输入接收数据信号和时钟信号之间的相位差的信号，
[0155]分频器，被配置为输出通过将时钟信号以预定的分频比分频而获得的反馈时钟信号，
[0156]第一可变延迟电路，被配置为输出通过将第一预定的延迟时间提供至接收数据信号而获得的延迟数据信号，[0157]第二可变延迟电路，被配置为输出通过将第二预定的延迟时间提供至反馈时钟信号而获得的延迟反馈时钟信号，
[0158]频率相位比较器，被配置为输出对应延迟数据信号与延迟反馈时钟信号之间的频率差和相位差的信号，
[0159]锁定检测器，被配置为输出指示延迟数据信号与延迟反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号，以及
[0160]多路复用器，被配置为接收判定信号并且选择相位比较器的信号和频率相位比较器的信号；
[0161]串并转换器，被配置为使用时钟信号在接收数据信号上执行串并转换器；以及
[0162]解码器，被配置为使用时钟信号解码由串并转换器输出的调制过的数据。
[0163](8)根据项(7)所述的数据接收设备，其中，
[0164]时钟数据恢复电路，进一步包括:
[0165]第一电荷泵电路，连接至多路复用器，以及
[0166]环路滤波器，被配置为使所述第一电荷泵电路的输出信号平滑化并将所述输出信号提供至所述振荡器，并且
[0167]振荡器包括压控振荡器，以及
[0168]在控制多路复用器以将频率相位比较器连接至第一电荷泵电路之后，基于相位比较器的输出信号来设置第一延迟时间和第二延迟时间，使得接收数据信号和时钟信号之间的相位差变成最小。
[0169](9)根据项(7)所述的数据接收设备，进一步包括:
[0170]第二电荷泵电路，连接至分频器；以及
[0171]控制电路，被配置为基于第二电荷泵电路的输出信号来设置第一延迟时间和第二延迟时间。
[0172](10) 一种数据传输和接收系统，包括:
[0173]数据传输设备，被配置为发送串行数据；以及
[0174]数据接收设备，包括:
[0175]时钟数据恢复电路，包括:
[0176]振荡器，被配置为输出时钟信号，
[0177]相位比较器，被配置为输出对应输入接收数据信号和时钟信号之间的相位差的信号，
[0178]分频器，被配置为输出通过将时钟信号以预定的分频比分频而获得的反馈时钟信号，
[0179]第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至接收数据信号而获得的延迟数据信号，
[0180]第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至反馈时钟信号而获得的延迟反馈时钟信号，
[0181]频率相位比较器，被配置为输出对应延迟数据信号与延迟反馈时钟信号之间的频率差和相位差的信号，
[0182]锁定检测器，被配置为输出指示延迟数据信号与延迟反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号，以及
[0183]多路复用器，被配置为接收判定信号并且选择相位比较器的信号和频率相位比较器的信号，
[0184]串并转换器，被配置为使用时钟信号在接收数据信号上执行串并转换器，以及
[0185]解码器，被配置为使用时钟信号解码由串并转换器输出的调制数据。
[0186](11)根据项(10)所述的数据传输和接收系统，其中，
[0187]时钟数据恢复电路，进一步包括:
[0188]第一电荷泵电路，连接至多路复用器，以及
[0189]环路滤波器，被配置为使第一电荷泵电路平滑化并将输出信号提供至振荡器，
[0190]振荡器包括压控振荡器，以及
[0191]在控制多路复用器以将频率相位比较器连接至第一电荷泵电路之后，基于相位比较器的输出信号来设置第一延迟时间和第二延迟时间，使得接收数据信号和时钟信号之间的相位差变成最小。
[0192](12)根据项(10)所述的数据传输和接收系统，进一步包括:
[0193]第二电荷泵电路，连接至分频器，以及
[0194]控制电路，被配置为基于第二电荷泵电路的输出信号来设置第一延迟时间和第二延迟时间。
[0195]在本公开的实施方式中，已经公开了时钟数据恢复电路。
[0196]为了克服在包括频率相位比较器104的环路中锁定时的时钟相位与在包括相位比较器102的环路中锁定时的时钟相位之间的差异(该差异由于制造过程中的变化等造成的)，为接收数据信号DIN提供第一延迟时间dTl的第一可变延迟电路103和为反馈时钟信号FBCLK提供第二延迟时间dT2的第二可变延迟电路107被添加到包括频率相位比较器104的环路中。此外，在第三实施方式中，为接收数据信号DIN提供第一延迟时间dTl的第一可变延迟电路703和为时钟信号VCOCLK提供第二延迟时间dT2的第二可变延迟电路707被添加到包括相位比较器102的环路中。
[0197]可以尽可能地减少出现以下情况的可能性:在复杂的信息设备、数码设备等的电源电压波动的状态下，当CDRlOl从解锁状态过渡到锁定状态时，环路滤波器电压大幅改变以及由压控振荡器105输出的时钟信号的振荡频率大幅改变，造成以错误的频率执行锁定或者锁定被解除。
[0198]此外，在第二实施方式中，通过增加自动地调整第一可变延迟电路103和第二可变延迟电路107的相位设置电路502，可省略从工厂发货时进行该调整。
[0199]此外，在第四实施方式中，通过采用根据上述第一、第二和第三实施方式的⑶R中的任何一个作为数据接收设备907的CDR909，可以实现高度地对抗电源电压的波动并且即使在低压电源中仍可稳定地操作的数据接收设备907。此外，⑶R909减少整个数据传输和接收系统901的成本，并且还增加了稳定性。
[0200]在上文中已描述了本公开的实施方式。然而，本公开不限于上述实施方式，并且在不偏离权利要求的范围中描述的本公开的要旨的前提下可以包括其他变形实例和应用实例。
[0201]例如，为了容易理解本公开，上述实施方式已经详细、具体地描述了设备和系统，但是不限于具有上述所有配置的技术方案。可替换地，一种实施方式的一些配置可由其他实施方式的配置代替。此外，其他实施方式的配置也可被添加至一种实施方式的配置中。关于各种实施方式的部分配置，也可以增加、删除或者取代其他的配置。
[0202]可替换地，例如，可以通过将它们设计在集成电路中通过硬件实现上述配置、功能、处理单元等的一些或者全部。可利用用于识别和操作(执行功能的)处理器的程序来实现上述配置、功能等。可以将用于实现功能的程序、表格、文件等的信息存储在易失性或非易失性存储器(诸如存储器、硬盘和固态驱动器(SSD))或记录介质(诸如IC卡和光盘)中。
[0203]此外，示出了被认为描述所必须的控制线和信息线，并且不一定示出了产品的所有的控制线和信息线。实际上，可以说几乎所有的配置是相互连接的。
[0204]本领域的技术人员应当理解的是，只要他们在权利要求或其等同物的范围内，根据设计要求和其他因素则可以出现各种变形、组合、子组合以及改造。
【权利要求】
1.一种时钟数据恢复电路,包括: 振荡器，被配置为输出时钟信号； 相位比较器，被配置为输出与输入的接收数据信号和所述时钟信号之间的相位差对应的信号； 分频器，被配置为输出通过将所述时钟信号以预定的分频比分频而获得的反馈时钟信号; 第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至所述接收数据信号而获得的延迟数据信号； 第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至所述反馈时钟信号而获得的延迟反馈时钟信号； 频率相位比较器，被配置为输出与所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差对应的信号； 锁定检测器，被配置为输出指示所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差是否在预定范围内的判定信号；以及 多路复用器，被配置为接收所述判定信号并且选择所述相位比较器的信号和所述频率相位比较器的信号。
2.根据权利要求1所述的时钟数据恢复电路,进一步包括: 第一电荷泵电路，连接至所 述多路复用器；以及 环路滤波器，被配置为使所述第一电荷泵电路的输出信号平滑后将该输出信号提供至所述振荡器，其中， 所述振荡器包括压控振荡器。
3.根据权利要求2所述的时钟数据恢复电路，其中， 在控制所述多路复用器以将所述频率相位比较器连接至所述第一电荷泵电路之后，基于所述相位比较器的输出信号来设置所述第一延迟时间和所述第二延迟时间，使得所述接收数据信号和所述时钟信号之间的相位差变成最小。
4.根据权利要求2所述的时钟数据恢复电路，进一步包括: 第二电荷泵电路，连接至所述分频器；以及 控制电路，被配置为基于所述第二电荷泵电路的输出信号来设置所述第一延迟时间和所述第二延迟时间。
5.—种时钟数据恢复电路，包括: 振荡器，被配置为输出时钟信号； 分频器，被配置为输出通过将所述时钟信号以预定的分频比分频而获得的反馈时钟信号; 频率相位比较器，被配置为输出与接收数据信号和所述反馈时钟信号之间的频率差和相位差对应的信号； 锁定检测器，被配置为输出指示所述接收数据信号和所述反馈时钟信号之间的频率差和相位差是否在预定的范围内的判定信号； 第一可变延迟电路，被配置为输 出通过将第一预定延迟时间提供至所述接收数据信号而获得的延迟数据信号；第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至所述时钟信号而获得的延迟时钟信号； 相位比较器，被配置为输出与所述延迟数据信号和所述延迟时钟信号之间的相位差对应的信号；以及 多路复用器，被配置为接收所述判定信号并且选择所述相位比较器的信号和所述频率相位比较器的信号。
6.根据权利要求5所述的时钟数据恢复电路，进一步包括: 第一电荷泵电路，连接至所述多路复用器；以及 环路滤波器，被配置为使所述第一电荷泵电路的输出信号平滑后将该输出信号提供至所述振荡器，其中， 所述振荡器包括压控振荡器，以及 在控制所述多路复用器以将所述频率相位比较器连接至所述第一电荷泵电路之后，基于所述相位比较器的输出信号来设置所述第一延迟时间和所述第二延迟时间，使得所述延迟数据信号和所述延迟时钟信号之间的相位差变成最小。
7.一种数据接收设备，包括: 时钟数据恢复电路，包括: 振荡器，被配置为输出时钟信号， 相位比较器，被配置 为输出与输入的接收数据信号和所述时钟信号之间的相位差对应的信号， 分频器，被配置为输出通过将所述时钟信号以预定的分频比分频而获得的反馈时钟信号， 第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至所述接收数据信号而获得的延迟数据信号， 第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至所述反馈时钟信号而获得的延迟反馈时钟信号， 频率相位比较器，被配置为输出与所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差对应的信号， 锁定检测器，被配置为输出指示所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差是否在预定范围内的判定信号，以及 多路复用器，被配置为接收所述判定信号并且选择所述相位比较器的信号和所述频率相位比较器的信号； 串并转换器，被配置为使用所述时钟信号对所述接收数据信号执行串并行转换；以及 解码器，被配置为使用所述时钟信号解码由所述串并转换器输出的调制数据。
8.根据权利要求7所述的数据接收设备，其中， 所述时钟数据恢复电路,进一步包括: 第一电荷泵电路，连接至所述多路复用器，以及 环路滤波器，被配置为使所述第一电荷泵电路的输出信号平滑后将该输出信号提供至所述振荡器，并且 所述振荡器包括压控振荡器，以及在控制所述多路复用器以将所述频率相位比较器连接至所述第一电荷泵电路之后，基于所述相位比较器的输出信号来设置所述第一延迟时间和所述第二延迟时间，使得所述接收数据信号和所述时钟信号之间的相位差变成最小。
9.根据权利要求7所述的数据接收设备，进一步包括: 第二电荷泵电路，连接至所述分频器；以及 控制电路，被配置为基于所述第二电荷泵电路的输出信号来设置所述第一延迟时间和所述第二延迟时间。
10.一种数据传输和接收系统，包括: 数据传输设备，被配置为发送串行数据；以及 数据接收设备，包括: 时钟数据恢复电路，包括: 振荡器，被配置为输出时钟信号， 相位比较器，被配置为输出与输入的接收数据信号和所述时钟信号之间的相位差对应的信号， 分频器，被配置为输出通过将所述时钟信号以预定的分频比分频而获得的反馈时钟信号， 第一可变延迟电路，被配置为输出通过将第一预定延迟时间提供至所述接收数据信号而获得的延迟数据信号 ， 第二可变延迟电路，被配置为输出通过将第二预定延迟时间提供至所述反馈时钟信号而获得的延迟反馈时钟信号， 频率相位比较器，被配置为输出与所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差对应的信号， 锁定检测器，被配置为输出指示所述延迟数据信号和所述延迟反馈时钟信号之间的频率差和相位差是否在预定范围内的判定信号，以及 多路复用器，被配置为接收所述判定信号并且选择所述相位比较器的信号和所述频率相位比较器的信号， 串并转换器，被配置为使用所述时钟信号对所述接收数据信号执行串并行转换，以及 解码器，被配置为解码由使用所述时钟信号的所述串并转换器输出的调制数据。
11.根据权利要求10所述的数据传输和接收系统，其中， 所述时钟数据恢复电路,进一步包括: 第一电荷泵电路，连接至所述多路复用器，以及 环路滤波器，被配置为使所述第一电荷泵电路的输出信号平滑后将该输出信号提供至所述振荡器， 所述振荡器包括压控振荡器，以及 在控制所述多路复用器以将所述频率相位比较器连接至所述第一电荷泵电路之后，基于所述相位比较器的输出信号来设置所述第一延迟时间和所述第二延迟时间，使得所述接收数据信号和所述时钟信号之间的相位差变成最小。
12.根据权利要求10所述的数据传输和接收系统，进一步包括: 第二电荷泵电路，连接至所述分频器，以及控制电路，被配置为基于所述第二电荷泵电路的输出信号来设置所述第一延迟时间和所述第二延迟时间。`
【文档编号】H03L7/08GK103888130SQ201310667584
【公开日】2014年6月25日 申请日期:2013年12月10日 优先权日:2012年12月20日
【发明者】丸子健一, 植野洋介 申请人:索尼公司