格雷码计数器装置制造方法
【专利摘要】本实用新型揭示一种格雷码计数器装置，至少包括累加器和计数器，其中累加器是使用组合电路实现的，其编码类型为格雷编码，而计数器是使用寄存器时序电路实现，累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存，如此不需要二进制与格雷码的互换，从而解决现有技术中延时较大及结构复杂的问题。
【专利说明】格雷码计数器装置【【技术领域】】
[0001]本实用新型涉及一种格雷码计数器装置，特别是指使用组合电路格雷码累加器和时序电路寄存器实现同步时钟计数器的装置。
【【背景技术】】
[0002]现有的计数器是基于二进制域的加法器，其中一个加数固定为1，做累加实现，通常使用的实现方法是逐位行波加法器，或者超前进位加法器。他们在实现上都有一些限制，或者时序限制和位宽成正比，或者是硬件资源和位宽成线性关系。
[0003]很多时候，计数器的输出值还需要做跨时钟域传送。这就需要把二进制先转换为格雷码，用寄存器锁存以后才能通过两组寄存器去除亚稳态实现跨时钟域。这又大大增加了硬件资源和延时响应。
[0004]请参阅图1所示，为传统解决方案应用图，其中由于格雷编码在跨时钟域的数据传递稳定性更好，所以图1中最左边的累加器使用常规的二进制编码时，需要先通过二进制到格雷码转换器转换为格雷码，然后送到格雷码寄存器，准备从第一时钟跨时钟域传递到第二时钟域；在第二时钟域，通过两级同步得到稳定值后并存储在第二寄存器中，这时候还是格雷编码，还得通过格雷码到二进制(cary_t0_binaray)转换器转换为常规的二进制编码并存储于二进制寄存器中，才能送入比较器(comparor)与阀值寄存器中设定的阀值(threshold)进行比较，得到标志位(flag)并存储在标志寄存器中。此种方式的不足之处有:其需要格雷码和 二进制之间的相互转换，结构复杂，硬件结构不易实现，不利于减少硬件资源和延时响应。
【实用新型内容】
[0005]本实用新型的目的在于提供一种格雷码计数器装置，用以解决现有技术的二进制计数器需要二进制与格雷码的互换引入较大延时及结构复杂的问题。
[0006]为实现上述目的，实施本实用新型的格雷码计数器装置至少包括累加器和计数器，其中累加器是使用组合电路实现的，其编码类型为格雷编码，而计数器是使用寄存器时序电路实现，累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存，并且格雷码计数器装置还包括串接的第一与第二寄存器，第一寄存器与计数器连接，该第一与第二寄存器工作时钟是第二时钟，这二级寄存器均是采用寄存器时序电路实现。
[0007]依据上述主要特征，累加器的位宽是参数化定义的。
[0008]依据上述主要特征，计数器工作时钟是第一时钟。
[0009]与现有技术相比较，实施本实用新型的格雷码计数器装置仅使用通用逻辑硬件即可实现格雷码域的累加计数，不需要格雷码和二进制的相互转换；并且累加器是通过纯组合电路实现，硬件结构易于实现；硬件实现的时序限制和硬件资源都是和位宽为对数关系，增长较慢；而且无须作二进制与格雷码的互换，减少了硬件资源和延时响应；同时，位宽可参数定义，增加了灵活性，因此输出是格雷码表示的二进制数，而且是严格按照同步工作时钟输出的，可以满足嵌入式系统复杂应用的需要。
【【专利附图】
【附图说明】】
[0010]图1为实施传统计数器装置的应用示意图。
[0011]图2为实施本实用新型格雷码计数器装置的硬件原理示意图。
[0012]图3为实施本实用新型格雷码计数器装置的具体实施例的应用示意图。
【【具体实施方式】】
[0013]请参阅图2所示，为实施本实用新型格雷码计数器装置的硬件原理示意图，其中该格雷码计数器装置包括一累加器与计数器，其中累加器是使用组合电路实现的，其编码类型为格雷编码，并且其数据宽度是参数化，可以自定义的。而计数器是使用寄存器时序电路实现，其工作时钟是第一时钟，在本实施例中为32KHz。其中累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存。
[0014]另外，实施本实用新型的格雷码计数器装置还包括串接的第一与第二寄存器，第一寄存器与计数器连接，该第一与第二寄存器工作时钟是第二时钟，在本实施例中为48MHz,因为第一时钟与第二时钟不同，所以在跨时钟域的同步中，需要使用第一与第二两级寄存器进行同步，并且这二级寄存器均是采用寄存器时序电路实现。
[0015]在从第一时钟到第二时钟的传递过程中，计数器和第一、第二寄存器之间必须是直接电连接，不能再加入组合电路，最后得到的第二寄存器中的值是第二时钟域的稳定寄存器，其编码类型为格雷编码。
[0016]请参阅图3所示，为实施本实用新型格雷码计数器装置的具体实施例的应用示意图，与图1所示的常规的二进制编码相比，此方案不但去掉了二进制到格雷码转换器(binary_to_gray )和格雷码到二进制转换器(cary_to_binary )组合电路模块,而且减少了格雷码到二进制转换器与比较器之间的二进制寄存器，性能会更好。
[0017]由上述的叙述可知，实施本实用新型格雷码计数器装置所包括的格雷码累加器及寄存器等功能模块，不但节省硬件资源，时序限制也更加宽松，而且减少了一组时序寄存器(即图1中所示的二进制寄存器)以后，性能也有所提升。特别是在硬件架构设计完成后，还可以针对不同的应用场合用参数重新配置累加器位宽，得到不同的产品，从而更能满足设计的弹性需要。
[0018]可以理解的是，对本领域普通技术人员来说，可以根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，而所有这些改变或替换都应属于本实用新型所附的权利要求的保护范围。
【权利要求】
1.一种格雷码计数器装置，至少包括累加器和计数器，其特征在于:累加器是使用组合电路实现的，其编码类型为格雷编码，而计数器是使用寄存器时序电路实现，累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存，并且该格雷码计数器装置还包括串接的第一与第二寄存器，第一寄存器与计数器连接，该第一与第二寄存器工作时钟是第二时钟，这二级寄存器均是采用寄存器时序电路实现。
2.如权利要求1所述的格雷码计数器装置，其特征在于:累加器的位宽是参数化定义的。
3.如权利要求1所述的格雷码计数器装置，其特征在于:计数器工作时钟是第一时钟。
【文档编号】H03K21/00GK203457135SQ201320442627
【公开日】2014年2月26日 申请日期:2013年7月24日 优先权日:2013年7月24日
【发明者】李林, 仲亚东 申请人:上海华力创通半导体有限公司