循环时间数字转换器的制造方法
【专利摘要】本实用新型涉及微电子学的模拟集成电路设计领域，为进一步增加传统TDC的输入范围，使TDC在较大输入范围下仍能保持线性特性以及降低设计匹配要求，提出一种循环时间数字转换器（Cyclic?TDC）。为达到上述目的，本实用新型采用的技术方案是，循环时间数字转换器，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。本实用新型主要应用于模拟集成电路设计。
【专利说明】循环时间数字转换器
【技术领域】
[0001]本发明涉及微电子学的模拟集成电路设计领域，特别涉及一种循环时间数字转换器(Cyclic TDC)。
技术背景
[0002]时间数字转换器(Time to digital convertor, TDC)广泛应用在很多应用中，例如数字/模拟锁相环中的相位和频率检测。在最近的研究中，TDC被应用在基于时间域的ADC中，来实现时间量到数字量得转换。现有的TDC类型包括计数器结构、延迟线结构、时间缩减结构和Vernier结构等。
[0003]上述技术至少存在以下缺点和不足:
[0004]传统提出的时间数字转换器的输入范围都只有几十到几百皮秒，因为只有在这个范围内才能保证TDC结构的线性转换输出。除此之外，延迟线的或时间缩减结构的TDC需要大量的延迟单元，这不仅会消耗过多的芯片面积，而且对于延迟单元间的匹配有较高要求，器件间的不匹配会导致转换特性的恶化。
【发明内容】
[0005]为克服现有技术的不足，本发明旨在进一步增加传统TDC的输入范围，使TDC在较大输入范围下仍能保持线性特性以及降低设计匹配要求，提出一种循环时间数字转换器(Cyclic TDC)。为达到上述目的，本发明采用的技术方案是，循环时间数字转换器，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。
[0006]时间乘2放大器的电路结构:两个时间信号分别输入到两个D触发器的elk输入端，D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN ;二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN ；电流源Ia的流入端与多路选择器的I端相连，电流源Ia流出端和高电平VDD相连；电流源Ib的流出端与多路选择器的O端相连，电流源Ib流入端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM ;电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。
[0007]读出电路结构为:RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD ;D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号；Reg—elk信号经反相器后形成rst复位信号；Reg—elk信号还作为REG寄存器的触发信号；RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号AOCl分别连接在半加器链的第一个和第二个单元的输入端；D0_D7连接REG寄存器的输入端。
[0008]子TDC的构成为:多路选择器、D触发器、延时单元、相位检测器、子DTC即数字到时间转换器、与门；TDC转换结束信号、TDC全局复位信号分别连接第一个与门的输入端，第一个与门的输出端接第一个D触发器的使能端，第一 TDC复位信号连第一个D触发器的elk端，第一个D触发器的Q端连接多路选择器控制端，多路选择器输出端连接第二个D触发器的elk端，第一 TDC复位信号连第二个D触发器的使能端，第二个D触发器的Q端经串接的两个延时单元连接到子DTC的T1+D端，第二个D触发器的Q段连接到子DTC的T1端，第一相位检测器Q端连接子DTC的CH端，第一相位检测器elk端连接在串接的两个延时单元中间，第一相位检测器D端连接子DTC的T2端；第二个与门、第二 TDC复位信号、第三个D触发器、第四个D触发器、第二 TDC复位信号、串接的另外两个延时单元、第二相位检测器组成与第一个与门、第一 TDC复位信号、第一个D触发器、第二个D触发器、第一 TDC复位信号、串接的两个延时单元、第一相位检测器相对称的结构。
[0009]本发明具备下列技术效果:
[0010]本发明实施例提供了一种循环时间数字转换器(Cyclic TDC)电路，与传统TDC电路相比，采用了电容-比较器TDA的Cyclic TDC具有较大的输入范围，由于转换级的循环使用，能获得良好的线性度以及对设计要求低的特点，并且进一步降低了对器件间匹配度的要求。上述电路和具体的实现方法，实现了对输入时间信号的数字转换，满足了实际应用中的需要，可以作为时域ADC中TDC电路很好的替换选择。
【专利附图】
【附图说明】
[0011]图1是本发明提供的循环时间数字转换器电路原理示意图；
[0012]图2是本发明提供的循环时间数字转换器电路时序图；
[0013]图3是DTC电路示意图；
[0014]图4是本发明提供的时间乘2放大器电路原理示意图；
[0015]图5是本发明提供的时间乘2放大器电路时序图；
[0016]图6是本发明提供的读出电路原理示意图；
[0017]图7是循环时间数字转换器原理框图。
[0018]附图中，各标号所代表的部件列表如下:
[0019]VDD:高电平；VSS:低电平；VCM:参考电压；
[0020]Tinl:输入时间信号I ; Tin2:输入时间信号2 ； Toutl:输出时间信号I ;
[0021]Tout2:输出时间信号2 ； ResetliTDC复位信号I ; Reset2:TDC复位信号2 ；
[0022]S:多路选择器控制端；Ia:电流源a ;Ib:电流源b ；
[0023]Rst:电容复位开关； PD:相位检测器；Reg:寄存器；
[0024]MUX:多路选择器；DTC:数字时间转换器；RSD—TOP:读出电路；
[0025]Tref:延时单元；Time Amp2X:时间乘2放大器；
[0026]COCl:1.5bit转换码值； Read:转换读出信号； 0utput〈7:0>:码值输出端;
[0027]Finish—Rst:TDC转换结束信号；TDC—Rst:TDC全局复位信号；[0028]RSD—elk:读出电路时钟信号； RSD—Rst:读出电路复位信号；
[0029]Reg—elk:寄存器时钟信号；rst:单次转换完成复位信号。
【具体实施方式】
[0030]为了增加传统TDC的输入范围，在较大输入范围内保持线性并且降低设计要求。本发明提供了一种循环时间数字转换器电路，详见下文描述:
[0031]参见图1，循环时间数字转换器实现电路框图包括:多路选择器、D触发器、延时单元、相位检测器、子DTC (数字到时间转换器)、读出电路、时间放大器、非门、与门等。
[0032]Cyclic TDC采用对称结构，对称结构可以获得类似于Cyclic ADC的算法并消除匹配误差以获得良好的线性度。多路选择器选择初始时间信号和余差信号。ro相位检测器比较Inl和Inl经过延时单元后的相位差。比较的结果作为DTC输入进行进一步转换。
[0033]DTC的原理电路图参见图3。Tinl (Tin2)与Tinl+0.5TR (Tin2+0.5TR)分别和多路选择器的输入端相连。CH (CL)控制多路选择器的选择端。CH和CL经过非门、与门运算后输出转换码值⑶、Cl。多路选择器的输出端经过延时单元与逻辑单元后产生复位信号Resetl(Reset2)0多路选择器的输出端作于时间余量输出端与时间乘2放大器的输入端相连。
[0034]时间乘2放大器的电路结构参见图4，两个时间信号分别输入到两个D触发器的elk输入端。D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连。二输入与非门的输出端连接两个D触发器的复位端RN。二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN。电流源Ia的流入端与多路选择器的I端相连，电流源Ia流出端和高电平VDD相连。电流源Ib的流出端与多路选择器的O端相连，电流源Ib流入端和低电平VSS相连。多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM。电容的复位开关和比较器的两个输入端分别跨接`在电容C的两端。
[0035]读出电路原理图参见图6。RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD。D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号。Reg—elk信号经反相器后形成rst复位信号。Reg—elk信号还作为REG寄存器的触发信号。RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号。⑶Cl分别连接在半加器链的第一个和第二个单元的输入端。D0-D7连接REG寄存器的输入端。
[0036]循环时间数字转化器电路的转换原理类似于Cyclic ADC。转换的原理框图参见图7，输入的两个时间信号差值经过子TDC转换对应的数字码，时间余量再由时间乘2放大器进行放大。放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度。转换完的数字码通过读出电路进行错位相加。得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。
[0037]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0038]图1显示了 cyclic TDC的电路原理图。图2显示了 cyclic TDC的时序图。当多路选择器MUX被电路复位信号TDC—Rst复位之后，Tinl和Tin2将分别初始化Inl和In2。Tref是延时单元，将决定cyclic TDC的量化范围。由传输特性可知，Tref为0.25TR。整个cyclic TDC的转换范围为土TR。相位检测器F5D将会检测信号变化的差值。F5D检测Inl+Tref和In2(或者In2+Tref和Inl)的上升沿并决定DTC的输出。DTC电路参见图3，当CH和CL都是高电平时，Tl和T2通过多路选择器，其差值ΛΤ=Τ1-Τ2会进入时间差值放大器(Time Difference Amplifier, TDA)进行乘2放大；当CH和CL不相同时，多路选择器会选择输出ΔΤ+0.5TR (或ΔΤ-0.5TR), TDA对其值进行放大得到2 △ T+TR (或2AT-TR)。DTC在完成时间差量的选择后产生复位信号Rstl和Rst2。
[0039]DTC完成时间余量的输出。TDA对时间余量放大后将新的时间差返回多路选择器MUX的输入端，进行新一轮的时间量化。转换过程一直持续到Finish—Rst信号产生。所有的时序信号都是由初始的Tinl和Tin2时间量产生。
[0040]图4显示了提出的时间乘二放大器结构。图5显示的是其对应的时序图。为简化分析，忽略各级门延迟。如图五所示，在％时刻，复位开关SRst断开，完成采样电容C的复位，电容电压为veM。在h时刻，S为高电平，多路选择器将电流源Ia和电容C相连，电容C开始以电流固定Ia开始充电，充电过程持续到t2时刻，S变为低电平，此时得到电容C上的电压Vs，由此得到:
【权利要求】
1.一种循环时间数字转换器，其特征是，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码。
2.如权利要求1所述的循环时间数字转换器，其特征是，时间乘2放大器的电路结构:两个时间信号分别输入到两个D触发器的elk输入端，D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN ;二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN ；电流源Ia的流入端与多路选择器的I端相连，电流源Ia流出端和高电平VDD相连；电流源Ib的流出端与多路选择器的O端相连，电流源Ib流入端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM ;电容的复位开关和比较器的两个输入端分别跨接在电各C的两端。
3.如权利要求1所述的循环时间数字转换器，其特征是，读出电路结构为:RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD ；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号；Reg—elk信号经反相器后形成rst复位信号；Reg—elk信号还作为REG寄存器的触发信号；RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0_D7连接REG寄存器的输入端。
4.如权利要求1所述的循环时间数字转换器，其特征是，子TDC的构成为:多路选择器、D触发器、延时单元、相位检测器、子DTC即数字到时间转换器、与门；TDC转换结束信号、TDC全局复位信号分别连接第一个与门的输入端，第一个与门的输出端接第一个D触发器的使能端，第一 TDC复位信号连第一个D触发器的elk端，第一个D触发器的Q端连接多路选择器控制端，多路选择器输出端连接第二个D触发器的elk端，第一 TDC复位信号连第二个D触发器的使能端，第二个D触发器的Q端经串接的两个延时单元连接到子DTC的T1+D端，第二个D触发器的Q段连接到子DTC的T1端，第一相位检测器Q端连接子DTC的CH端，第一相位检测器elk端连接在串接的两个延时单元中间，第一相位检测器D端连接子DTC的T2端；第二个与门、第二 TDC复位信号、第三个D触发器、第四个D触发器、第二 TDC复位信号、串接的另外两个延时单元、第二相位检测器组成与第一个与门、第一 TDC复位信号、第一个D触发器、第二个D触发器、第一 TDC复位信号、串接的两个延时单元、第一相位检测器相对称的结构。
【文档编号】H03M1/50GK203608185SQ201320653357
【公开日】2014年5月21日 申请日期:2013年10月22日 优先权日:2013年10月22日
【发明者】徐江涛, 朱昆昆, 高静, 史再峰, 姚素英 申请人:天津大学