一种全数字逐次逼近寄存器式快速锁定延时锁定环的制作方法【专利摘要】本实用新型公开了一种全数字逐次逼近寄存器式快速锁定延时锁定环，电路结构的创新之处在于采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，从而达到快速锁定的目的。本实用新型的电路包括前置电路、数控延时链、相位合成电路、2-b逐次逼近寄存器控制器、相位判断电路和复位脉冲产生电路。实验证明本实用新型电路可锁定频率范围为100MHz至400MHz，锁定时间为5个时钟周期，锁定后输出50%占空比的时钟信号并且彻底避免了谐波锁定的发生。【专利说明】一种全数字逐次逼近寄存器式快速锁定延时锁定环【
技术领域：
】[0001]本实用新型涉及集成电路设计领域，具体地，涉及一种数字集成电路时钟同步模块。【
背景技术：
】[0002]人类对低功耗、高性能电子产品的需求推动了半导体工艺水平的不断前进，使得集成电路的设计技术不断改进。设计中开始广泛使用桂知识产权(IntellectualProperty,IP)核等可复用模块，并将综合技术和IP核相结合，尽可能地缩短系统芯片(SystemonChip,SoC)的设计周期。同时，SoC芯片也向着多核多时钟域的方向发展，芯片内部时钟架构的复杂度日益提升。如今主流处理器内核，片内时钟频率已达到GHz，而同时又存在多个不同的时钟域，时钟域之间的关系日趋复杂。因此，如何在有限的设计周期内快速实现SoC内部高频率时钟信号的精确分布已经成为当今集成电路发展的瓶颈之一。[0003]由于高性能SoC芯片对时钟网络质量的要求，后端时钟树综合技术发展出了多种时钟树结构，如网格时钟树结构(mashtree)、鱼骨时钟树结构(H_tree)以及各种技术相结合的本地-全局多级时钟树结构。采用这些时钟网路分布技术进行时钟树综合，虽然能够生成具有较小时钟偏差以及较强抗干扰能力的时钟网络，然而这类技术往往包含过多冗余设计，实现过程中，需要占用极多的布线资源，不仅会为布局布线留下拥塞的隐患，同时时钟树上产生的巨大功耗也让设计者难以接受。此外其物理实现的过程相对复杂，在SoC设计周期日益缩短的今天，往往没有太多时间留给后端工程师完成这种复杂的时钟网络。[0004]因此，采用平衡树时钟网络与时钟延迟锁定电路相结合的本地-全局时钟网络层次化区域分布时钟树综合策略广泛地应用于SoC芯片中。[0005]对于延时锁定电路的研究，基本上按照电路的结构与延时补偿原理的不同，沿着开环延时锁定电路和闭环延时锁定电路两个方向展开，对于该电路的设计水平，美国和韩国处于领先地位。延时锁定环(DelayLockedLoop,DLL)和同步镜像延时锁定电路(SynchronousMirrorDelayCircuit,SMDC)就是这两种锁定电路的典型代表，两者针对不同的应用有着各自的特点。[0006]传统全数字逐次逼近寄存器(SuccessiveApproximationRegister,SAR)式延时锁定环，存在锁定时间过长、谐波锁定和死锁的问题，极大地限制了它在实际系统中的应用。【
发明内容】[0007]本实用新型的目的在于，针对传统全数字逐次逼近寄存器式延时锁定环锁定存在的上述问题，对其电路结构和工作过程进行了深入地分析和研究，设计一种全数字逐次逼近寄存器式快速锁定延时锁定环，通过采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，大幅度提高锁定速度，彻底避免了谐波锁定和死锁现象的发生。[0008]为实现上述目的，本实用新型的技术方案如下:[0009]本实用新型全数字逐次逼近寄存器式快速锁定延时锁定环的模块包括:1)前置电路(PrepositiveDelayCell,PDC)PCO,PCI，PC2，PC3;2)4组数控延时链HCDL，RCDL—org,RCDL—adl，RCDL—ad2；3)相位合成电路；4)2-b逐次逼近寄存器控制器；5)相位判断电路；6)复位脉冲产生电路(ResetGenerator,RG)。六个模块构成整体延时锁定环架构。[0010]所述模块I)中，前置电路，采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元。所述模块2)中，包含一组普通数控延时链和3组可复位的数控延时链。可复位的数控延时链(ResettableDigital-ControlledDelayLine,RCDL)，是一种基于高扇出结构的延时链。所述模块3)中，相位合成电路，采用了半延时方式的50%相位产生器实现相位合成功能。所述模块4)中，2-b逐次逼近寄存器控制器，是采用了2bit快速逐次逼近算法的快速二元搜索(ImprovedFastSAR,IFSAR)控制器。所述模块5)中，相位判断电路，包含了相位判断和相位失锁重启电路。相位判断电路用于判断初始时钟与反馈时钟之间的相位关系。当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号。所述模块6)中，复位脉冲产生电路，一方面，能够每周期完成对延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟为O。另一方面，能够保证复位信号同时进入延时链的每个延时单元。[0011]相对于现有技术，本实用新型的有益效果是:采用可复位延时单元(ResettableDelayUnit,RDU)组成延时链，消除了分频比的影响，避免了谐波锁定的发生，同时采用改进后的2bit延时链结构，在降低搜索循环次数的同时，有效地降低了硬件设计开销。设计最终通过分频比与循环次数的同时降低，实现了快速锁定的功能，仿真结果表明设计能够在5个周期能完成锁定并输出接近50%占空比的时钟信号，设计的可锁定频率范围为100MHz-400MHz。[0012]下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。【专利附图】【附图说明】[0013]附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中:[0014]图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。[0015]图2为前置电路结构示意图。[0016]图3为复位信号产生电路结构示意图。[0017]图4为可复位延时单元RDU电路结构图。[0018]图5为可复位延时链RCDL的总体结构示意图。[0019]图6为U⑶和UCl之间的逻辑关系电路示意图。[0020]图7为相位合成电路结构示意图。[0021]图8为相位判断电路的结构图。[0022]图9为相位判断电路的波形图。[0023]图10为失锁判断电路的结构图。[0024]图11为IFSAR控制器结构示意图。[0025]图12为2bitIFSAR算法流程图。[0026]图13为IFSAR控制器输出控制字变化过程图。[0027]图14为IFSAR控制单元结构图。【具体实施方式】[0028]图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。系统工作的过程可以分为2bit快速逐次逼近寄存器搜索和相位合成两个步骤，其中2bit搜索用来完成相位锁定，相位合成则用来确保锁定后输出50%占空比时钟信号。其工作过程如下:时钟信号在系统内依次穿过一组半延时链(HalfDigital-ControlledDelayLine,H(DL)和3组可复位延时链，其中RCDL—org，RCDL—adl，RCDL—ad2分别提供一路输出信号，作为相位判断电路的反馈时钟；同时时钟信号通过复位脉冲产生电路，对RCDL按周期进行复位操作，清除RCDL内上周期残留信号。由于系统分频比为1，SAR控制器在系统时钟频率下工作。主SAR控制器根据相位判断电路输出结果控制RCDL延时量，从SAR控制器则根据相位比较所进行的步骤，对RCDL—adx进行延时长度调整，该调整与相位比较结果无关。当相位锁定，主SAR控制器调整输出控制字，通过相位合成电路输出占空比50%的时钟信号。[0029]图2，3分别为前置电路和复位信号产生电路的结构示意图。系统时钟和复位信号在进入延时链之前需要分别通过前置电路和复位电路。图2所示的前置电路采用时钟树结构，可以将初始时钟信号分配给每个延时单元，避免了直接高扇出所带来的巨大负载，同时确保时钟信号在同一时刻进入延时单元，避免了高扇出延时链结构所存在的系统时钟偏差隐患。图3为复位信号产生电路，其电路由一个时钟缓冲器，两个非门，一个两输入或非门和一个两输入与门组成，通过引入一个时钟缓冲器和一个非门的延时，产生窄于时钟脉冲宽度的复位脉冲信号。[0030]图4，5，6分别为可复位延时单元RDU电路示意图和包含前置，复位等电路的可复位延时链RCDL的总体结构示意图以及揭示UCO和UCl之间逻辑关系的电路示意图。如图4所示，电路由两个二输入或非门和一个二输入与门组成，包含两个时钟输入端口，两个控制端口以及一个时钟输出端口。其中，时钟端口CLKO用来连接输入原始时钟信号，另一时钟端口CLKl同前一级延时单元的输出连接，控制端口U⑶通过与门控制原始时钟是否被选通，控制端口UCl提供复位信号，用来清除延时链中残留数据。图5为复位延时链RCDL电路的结构示意图，其电路由可复位延时单元通过串联组成。系统由3组RCDL组成。每组RCDL都通过前置电路将时钟输入，3组RCDL以串联的方式组成在一起，系统时钟依次按顺序通过，其中，R⑶L—org由主SAR控制器控制，R⑶L—adl，R⑶L—ad2由从SAR控制器控制，并具有完全一致的前置电路。R⑶L—adl和RCDL—ad2延时长度上分别为RCDL—org的1/4。RCDL—org负责把时钟输出系统的同时，还将时钟反馈给相位判断电路。除RCDL—org外，RCDL—adl和RCDL—ad2也分别输出一路时钟，供相位判断电路进行比较。复位信号在经过时钟树扇出后，需要通过一个或门同下一级控制信号UCO进行逻辑或，再输出给延时单元。当下一级延时单元控制字有效时，本级延时单输出被强制置0，即输出时钟为0，输出到延时链每个延时单元的复位信号输入端UCl。图6给出了U⑶和UCl之间的逻辑关系。[0031]对于图4中所述的可复位延时单元RDU的设计，时钟信号同复位信号之间需要遵循特定的时序约束条件，确保时钟信号不被清零信号所影响。设输入时钟的周期为Telk，前置电路延时为Dp?，时钟信号通过复位电路后产生的复位脉冲同初始时钟延时差为Draset，复位脉冲宽度为Dpulse。首先需要确保下一周期清零信号不会干扰到本周期时钟，电路需要满足以下约束:[0032]Dpre+Tclk/2<Tclk+Dreset+Dpu[0033]约束I[0034]同时，需要确保本周期复位信号不会干扰到该周期的时钟信号，防止时钟过晚到来或者复位信号提早到来，电路需要满足以下约束:[0035]Dpre〉Dreset+Dpulse[0036]约束2[0037]此外，还需要确保时钟在延时链内传播过程中，不被复位信号所干扰，防止时钟信号在被复位信号清零的过程中，产生额外的时钟毛刺，设时钟信号在延时链中以Dunit为单位向下一级传递，复位信号的宽度需要满足以下约束:[0038]Dpulse>Dunit[0039]约束3[0040]综合以上三个约束，可以得出前置电路延时、复位电路延时、复位脉冲宽度和单位延时量之间的关系必须满足以下约束:[0041]Dpre+Tcik/2+DpUise〉Dpre〉Dreset+Dpu^se〉Dreset+Dunjt[0042]约束4[0043]设前置电路PDCl延时为Dpre—org，PDC2和PDC3延时为Dpre—add，对于RCDL—org，仍需满足时序约束I;而对于RCDL—adl和RCDL—ad2，则需防止这样一种情况的发生:当时钟信号在从一级延时链进入下一级时，由于前置电路的延时过大，导致时钟信号被过度延迟，其延迟量超过复位脉冲宽度，导致产生多余的时钟毛刺。因此复位脉冲的宽度在满足约束4的基础上，还必须满足以下约束:[0044]Dpulse>Dpreadd+Dunit[0045]约束5[0046]图7为本实用新型的相位合成电路结构示意图。设计采用半延时的方式来实现相位合成功能，通过在SR锁存器的R端和S端之间制造出半周期的延时差，使锁存器输出50%周期时钟信号。电路由半延时链HCDL，可复位延时链RCDL，两个完全一致的脉冲产生电路PG和一个可使能SR锁存器组成，其中组成HCDL的延时单元同RCDL中的延时单元结构完全一致，延时单元级数为RCDL的一半。电路存在两种工作状态。当系统处于2bit二元搜索状态时，HCDL输出本征延时量，Lock信号无效，SR锁存器处于关闭状态，只输出S端信号。2bit二元搜索结束后启动SR锁存器，此时S端信号由HCDL直接提供，滞后原时钟半周期，R端时钟信号经过了HCDL和RCDL两组延时链，滞后原始时钟一个周期，通过该结构做出半周期延时差，相位合成电路进行50%相位合成。[0047]图8和9给出了本实用新型的相位判断电路的结构和波形图。由于在相位搜索过程中可复位延时链的输出信号在复位信号的作用下占空比可能变得极小，而传统相位判断电路方式无法处理复位操作所造成的窄脉冲情况，因此需要对电路做相应调整。图8给出了本文设计中相位判断电路的结构。电路由状态读取寄存器DFFA、状态判断寄存器DFFB和脉冲产生电路组成。其中DFFA被用来读取反馈时钟的状态，DFFB用来进行相位判断。CLKfb上升沿到达时，DFFA读取低电平并将保持该状态，从而扩展CLKfb的脉冲宽度，使其可以被DFFB所正确接收。为了避免DFFA持续保持低电平，需要对DFFA进行周期性复位，复位操作需要在每周期完成相位判定后进行，因此在复位端插入延时补偿单元DCl。由于寄存器elk到Q端存在传输延时Delk_q，DFFB的输入实际上落后原始信号CLKfb相应大小的延时量，为了保证相位判断的正确性，还需要在DFFB的时钟端插入补偿单元DC2，其延时量与触发器传输延时相同。对于本设计的2bit延时链结构需要对RCDL—org、I?:DL—adl和RCDL—ad2的输出时钟分别进行相位比较，因此需要三组相同的比较电路。为了补偿前置电路对输出时钟造成的额外延时，需要分别对CLKOTt2和CLKOTt3进行额外的延时补偿，补偿量同前置电路延时相同。图9给出了相位判断的过程波形图。[0048]由上可知，设复位脉冲产生电路延时为DP，输入时钟周期为Telk，DFFB的时钟信号延时为Dp。elk，它的保持时间为Dp。，正确的复位过程必须在状态判断寄存器完成状态比较后进行，同时复位信号不能影响下一周期DFFB的状态读入，因此Dp必须满足:[0049]Dpcclk+Tclk〉Dpcclk+Dpc_hold[0050]约束6[0051]由于分频比为1，相位比较结果必须在同周期内输入至SAR控制器，由其进行控制字调整，假设时钟进入SAR控制器的延时为D.elk，相位比较结果输出至SAR控制需要经过的组合逻辑延时为D^i。，他们之间的时序必须满足:[0052]Dsarclk〉Dpcclk+Dlogic[0053]约束7[0054]如上所述，相位判断电路用于判断初始时钟与反馈时钟之间的相位关系。当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号。图10为失锁判断电路的结构图。为了防止失锁情况的发生，需要一个判断电路对电路的当前状态不断进行检查，一旦发生相位失锁，则发出重启信号，对SAR控制器进行复位，重新开始新一轮二元搜索。本失锁判断电路采用锁定窗口的方式进行相位锁定判断。通过在参考时钟CLKref的时钟路径上插入一个延时匹配单元制造出相位锁定窗口，当反馈时钟落入该锁定窗口内时，判断相位锁定。判定结果存在滞后，锁定，超前三种状态。只有当寄存器A采样到高电平的同时寄存器B采样到低电平，电路才判断锁定，其他状态下电路均判定失锁。当Lock信号有效，系统进入锁定状态后，失锁判断电路启动，若系统保持在锁定状态，则输出Restart信号为高电平，若系统失锁，则输出信号为低电平，系统将进入重启。[0055]如图11为IFSAR控制器结构示意图。IFSAR控制器总体架构包含主控制器、从控制器和失锁重启电路，其`中主控制器对HCDL和RCDL—org进行控制，从控制器对RCDL—adl和RCDL—ad2进行控制。下表给出了主要端口的信号功能。[0056]IFSAR控制器端口描述[0057]端口方向功能CLKin输入时钟IN—START控制器启动信号【权利要求】1.一种全数字逐次逼近寄存器式快速锁定延时锁定环，其特征在于，它由前置电路、数控延时链、相位合成电路、2-b逐次逼近寄存器控制器、相位判断电路、复位脉冲产生电路这6个模块构成，其中，前置电路采用时钟树结构，用于保证初始时钟信号同时进入延时链的每个延时单元；数控延时链是一种基于高扇出结构的延时链，包含一组普通数控延时链和3组可复位的数控延时链，其中可复位的数控延时链是由可复位延时单元组成的2-bit延时链，它把输入时钟与控制器工作时钟之间的分频比降低至为1，提高锁定速度的同时彻底消除传统逐次逼近寄存器延时锁定环的谐波锁定问题；相位合成电路采用半延时方式的50%相位产生器以实现相位合成功能；2-b逐次逼近寄存器控制器采用2-b逐次逼近寄存器搜索算法以降低一半循环次数，从而达到快速锁定的目的；相位判断电路，包含了相位判断和相位失锁重启电路，相位判断电路用于判断输入时钟与反馈时钟之间的相位关系，当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号以消除传统逐次逼近寄存器延时锁定环的死锁问题；复位脉冲产生电路能够每周期对延时链进行清零，同时保证在某延时单元选通期间，它的上一级延时单元输出时钟信号为O。【文档编号】H03L7/18GK203608179SQ201320743998【公开日】2014年5月21日申请日期:2013年11月21日优先权日:2013年11月21日【发明者】阙诗璇,蔡志匡,刘婷婷,许浩博,庞佳军,杨军申请人:东南大学