Cmos晶体管的线性化方法
【专利摘要】采样模拟输入信号的电路可包括置于基板上的晶体管和耦合到晶体管的源极和漏极的采样电容。晶体管可置于耦合到地面的基板上。晶体管的源极和漏极可置于晶体管的背栅极。模拟输入可提供到晶体管的源极和漏极之一，以及背栅极可接收局域低于地面的值的背栅极电压。
【专利说明】CMOS晶体管的线性化方法
[0001]概述
[0002]本申请的主题涉及金属-氧化物-半导体场效应晶体管(MOSFET)采样开关，特别是减少在PMOS或NMOS晶体管的寄生电容的MOSFET采样开关。
[0003]MOSFET被广泛应用于许多类型的数字和模拟电路。广泛用于工业中的两种类型的 MOSFET 是 NM0SFET (η 型 MOSFET、NMOS 或 NFET)和 PM0SFET (ρ 型 MOSFET、PMOS 或 PFET)。PMOS和NMOS晶体管可以包括在互补型金属氧化物半导体(CMOS)中，它通常使用两个互补和对称的一对PMOS和NMOS晶体管。由于电路的特性可以通过改变晶体管的部件尺寸进行控制以及因为晶体管提供接近理想的开关特性，CMOS设备用在许多类型的模拟电路中。
[0004]PMOS和NMOS晶体管已用于集成数字和模拟功能的电路中。例如，PMOS和NMOS晶体管已用于开关电容电路中以执行时间变化电压的电压采样。随时间变化的电压的电压采样可以通过由PMOS和NMOS晶体管中的至少一个耦合的开关实现，以采样电容器。该输入信号可以通过“接通”和“关闭”开关而耦合到电容存储元件。这些开关可以通过控制施加到PMOS或NMOS晶体管的栅电极的电压而“打开”和“关闭”。开关电容器电路可于增益级、t匕较器、滤波器、数字-模拟转换器(DAC)、模拟-数字转换器(ADC)、采样和保持放大器(SHA)以及许多其它应用中。
[0005]产生更小的MOSFET设备的制造技术的改进已允许MOSFET用于需要更高处理速度、降低功耗并降低空间消耗的应用中。例如，因为更小的栅极驱动电压可用来控制M0SFET，减小MOSFET的尺寸通常会降低电源电压。然而，减小MOSFET的大小并没有消除所有的设计挑战，并且可以引入新的挑战。例如，虽然在晶体管的源极和漏极之间“打开”MOSFET传输极的电阻可减少由于减少的处理形状，“打开”电阻可仍然影响晶体管的操作。此外，当电压被施加到栅极以“打开” MOSFET，MOSFET的“打开”电阻是由MOSFET耦合的信号电压的非线性函数。
[0006]此外，MOSFET设备具有可以形成在MOSFET设备的不同区域之间边界的寄生电容。例如，寄生电容可以在栅极和背栅之间、源极和栅极之间、源极和背栅之间、漏极和栅极之间、漏极和背栅之间形成。特别地，当MOSFET设备处于“打开”状态时，通过MOSFET设备耦合的信号电压将看到MOSFET设备的漏极和其上MOSFET被制造的衬底(背栅)之间以及MOSFET设备的源极和衬底(背栅)之间的不希望的反向耗尽电容。这些寄生电容可引入频率依赖和电压依赖的损坏，并引入信号传递经过晶体管，其可导致使用它们的电路中的错误信号。
[0007]因此，本发明人已经确定本领域中需要最小化寄生电容对电路性能的影响。特别是，本发明人已经确定由于漏极和衬底之间以及源极和衬底之间的结电容，本领域需要最小化寄生电容的影响。
【专利附图】
【附图说明】
[0008]所以，可以理解本发明的特征，多个附图的说明如下。但应当指出，在所附附图中仅示出了本发明的特定实施方式，因此不应被视为其范围的限制，因为本发明可包括其他等效实施例。
[0009]I示出了具有NMOS晶体管的电路结构的剖视图，包含在深η阱上方形成的P阱的漏极和源极。
[0010]图2是根据本发明的实施例，示出NMOS晶体管的电路示意图。
[0011]图3是根据本发明的实施例，包括耦合输入信号的晶体管的电路的框图。
[0012]图4是根据本发明的实施例，应用于电路的流水线模-数转换器(ADC)的示例性电路的不意图。
[0013]图5是根据本发明示例性实施例，应用于电路的流水线式ADC的单级的示例性电路的不意图。
[0014]图6是根据本发明示例性实施例，应用于电路的乘法ADC(MDAC)的示例性电路的示意图。
[0015]图7是根据本发明示例性实施例，应用于电路的示例性子ADC的框图。
[0016]图8是根据本发明示例性实施例，应用于电路的示例性子ADC的示例性电路的示意图。
【具体实施方式】
[0017]本发明实施例包括具有端子用于栅极电压、源极电压、漏极电压和背栅电压的晶体管开关。控制电压可被施加到栅极端子，以打开和关闭晶体管。当晶体管接通时，输入信号可被施加到将要导通到漏极端子的源极端子；理想情况下，输入信号是未经修饰或破坏的情况下导通到漏极端子。背栅极电压可以被捆绑到超过施加到源极的输入信号的极限电压的基准电位，其可最小化存在于晶体管设备中的固有电容。对于NMOS晶体管，当输入信号的低电压极限将是地面时，背栅基准电位可以是低于地面的电压。对于PMOS晶体管，当输入信号的高电压极限是VDD时，背栅基准电位可以是高于VDD的电压。在这种方式中，所述晶体管设备的寄生电容可以减小，其可导致输入信号当穿过设备的低破坏，。
[0018]在其他实施例中，自举电路可以包括在晶体管的源极端子和栅极之间，以最小化晶体管中非线性“打开”电阻的效果。施加背栅电压到背栅以及耦合自举电路到晶体管的组合可以减少包括晶体管电路的RC设置时间的变化。由于输入信号的高频以及“导通”电阻的非线性特性以及固有电容的输入信号的失真可通过将电压施加到晶体管的背栅并在晶体管的源极端子和栅极之间耦合自举电路而减小。
[0019]图1示出了根据本发明实施例的NMOS晶体管NI。在NMOS晶体管NI可以包括源极S、漏极D和栅极G。源极S和漏极D各自可以包括设置在P型材料的阱120中的N型材料制成的区域。栅极G可以形成在连接源极S和漏极D的阱120—个部分中。阱120可以在另一个阱122的N型材料(所谓的“深阱”)形成，其依次可在P型材料制成的基板124内形成的。端子112和114可被包括以分别提供连接到深阱122和基板124。
[0020]图1还示出了一对虚拟电容器CSB和⑶B。虚拟电容器CSB和⑶B表示在阱120的每个源极和漏极区之间形成的寄生电容。寄生电容CSB可出现在源极区域S和阱120之间。寄生电容⑶B也可出现在漏极区D和阱120之间。这些寄生电容CSB和⑶B是晶体管设备的固有特性。寄生电容可来自结电容、电荷存储电容、扩散电容和/或设备内的反向耗尽电容。
[0021]在本发明的实施例中，晶体管NI可包括用于施加偏压到阱120的背栅端子110。偏置电压VBG可以被设置为低于地面的值(例如，VBG〈VSS)。通过偏置背栅终端110以及延伸阱120，在负电压时，晶体管结构中的寄生电容CSB和CDB减少。穿过所述晶体管结构从源极到漏极端子的高频信号可表现出较低的破坏影响。
[0022]如所讨论的，图1示出对于NMOS晶体管NI的结构。本发明的原理也可以应用于PMOS晶体管(未示出)。在这种应用中，示于图1的材料将得到扭转。即，源极S、漏极D和深阱122每个将由P型材料(未示出)制成，而不是如图1所示的N型材料。此外，阱120和基底124每个将由N型材料(未示出)制成，而不是如图1所示的P型材料。
[0023]在PMOS晶体管(未示出)中，超过在集成电路中使用的较高参考电势的背栅电压(例如，VBG>VDD)可以被施加。在这种方式中，在源极区域和N阱区域之间和漏极区域和N阱区之间形成的寄生电容CSB和⑶B将减少。
[0024]图2是根据本发明的实施例，示出NMOS晶体管NI的电路示意图200。NMOS晶体管NI可具有代表栅极G、源极S端、漏极D、背栅B (用于阱120，在图1中示出)，和深阱DW。输入电压VIN可应用于表示源极S的端子，以及输出电压VOUT可应用于表示漏极D的端子。NMOS晶体管NI的栅极G可接收电压以控制“打开”和“关闭”晶体管的状态。
[0025]在图2所示的电路200可以包括在NMOS晶体管NI的源极S和背栅极B之间耦合的寄生电容器CSB，以及寄生电容⑶B耦合在NMOS晶体管NI的漏极D和背栅极B之间。如图2所示，寄生电容器CSB和CDB被示出为具有可变电容以表示这些部件的非线性性质。如上所讨论的，电容CSB和⑶B中的非线性性质可通过改变VIN的振幅或频率(由NMOS晶体管NI耦合的输入信号)引起的。
[0026]较高电源电压VDD可施加到深阱DW。较高电源电压VDD可以是输入信号的高电压极限。虽然在图2中未示出，基片124(在图1中示出)可被连接到较低电源电压VSS。较低电源电压VSS可以是接地或低于地面的负电源电压。
[0027]背栅极偏置电压VBG可以施加到背栅。背栅偏置电压VBG可以被设置为低于地面的值(例如，VBG〈VSS)。通过偏置背栅，晶体管结构中的寄生电容CSB和⑶B可以减小。因此，减少寄生电容CSB和CDB的非线性性质的影响。在PMOS晶体管(未示出)中，可超过在集成电路(例如，VBG>VDD)中使用较高的参考电位的偏置电压VBG被施加。
[0028]示例性实施例的模拟结果表明，当背栅极偏置电压VBG被施加到低于地面的晶体管的背栅时，寄生电容器的电容可以减小。结果表明，相比于背栅耦合到地面(低级例如，VBG = VSS)，当背栅极偏置电压VBG被设置为低于地面的值(例如，VBG〈VSS)时，寄生电容CSB和CDB更大的减少。此外，模拟结果表明，当背栅极偏置电压VBG被设置为低于地面的值时，输入信号的电压对寄生电容的依赖减少。特别是，随着输入信号的值变化，寄生电容CSB和CDB的衍生物具有较小的斜率，相比较于当零伏特被施加到背栅B时寄生电容CSB和⑶B的衍生物。
[0029]因此，耦合晶体管的背栅B至低于地面的电压值可以降低由寄生电容CSB和⑶B所示的反偏置耗尽电容。施加低于地面的电压到背栅B可以提高晶体管的阈值电压。虽然晶体管的电阻可因为阈值电压增加而增加，由于通过晶体管NI耦合的信号电压的寄生电容的失真减少超出晶体管阻力略有增加的缺点。尤其是，因为由于寄生电容的失真可在较高频率是明显的，降低寄生电容的优点大于晶体管电阻在较高频率的轻微增加。
[0030]当晶体管的尺寸减小，因为将电压施加到这些晶体管的背栅不显著影响晶体管的阈值电压，施加背栅偏置电压VBG到低于地面的晶体管的背栅B的优点可更加明显。在细线CMOS技术(诸如，65纳米及更多)，晶体管的体效应是非常微弱的。因此，改变背栅偏置电压VBG可对晶体管的阈值电压的影响最小。然而，使用180纳米CMOS技术的设计人员可以通过改变背栅偏置电压VBG而改变阈值电压。因此，将电压施加到使用180纳米的晶体管的背栅不仅改变寄生电容的影响，而且也改变晶体管的阈值电压。
[0031]背栅偏压VBG可以施加到背栅B在晶体管的操作期间以预定周期或可以在具有晶体管电路的操作过程中连续地施加。例如，所述预定时间段可以是该晶体管被控制打开的时间。用于背栅极偏置电压VBG的电压源可以是作为包括晶体管的电路的一部分的电压源或者可以是外部电压源。
[0032]施加到背栅B的背栅偏置电压VBG可以是最小化寄生电容CSB和⑶B的效果的预定电压。例如，负IV的背栅极偏置电压VBG可以被施加到背栅B，以减少寄生电容CSB和CDB的效果。
[0033]如图1和2所示，晶体管NI可以包括虚拟的非线性电阻RSD。电阻RSD表示晶体管NI的“打开”电阻的非线性性质。例如当电压被施加到栅极以“打开”晶体管时，电阻RSD可以是非线性的，晶体管的“打开”电阻是晶体管耦合的信号电压的非线性函数。因此，当晶体管“打开”时，电阻RSD的非线性性质改变晶体管的工作特性。
[0034]电阻RSD的非线性性质可通过自举栅极驱动电压到输入电压VIN的升压级进行控制。图2表示可包括的可选自举电路210以最小化电阻RSD的非线性性质的影响。这种电路的示例可以例如在美国专利号6118326中找到。在这些电路中，如果提供给晶体管的栅极以“打开”晶体管的电源电压超过输入电压VIN的电压，则电源电压可以被提供给晶体管的栅极，而不会超出晶体管的击穿电压。如果提供给晶体管的栅极以“打开”晶体管的电源电压低于输入电压VIN，则提供给晶体管的栅极以“打开”晶体管的栅极驱动电压等于输入电压VIN的值加上固定电压。固定电压可以是偏压或电源电压。该栅极驱动电压提供在晶体管中的基本恒定的栅极到源极电压VGS，其等于固定电压，并且基本上独立于输入电压VIN0恒定栅极至源极电压VIN可导致基本恒定的“打开”电阻。自举电路可以使用升压电容器，该电容器以一种模式被充电到电源电压并堆叠在输入电压VIN上，以提供固定栅电压以维持接近恒定的导通比的输入范围。
[0035]自举电路可用来提供恒定的“打开”电阻结合施加背栅偏置电压VBG到背栅，以减小寄生电容CSB和⑶B。
[0036]图3是包括耦合输入信号VIN的晶体管310的电路300。该晶体管310可在晶体管310的源极S接收来自信号源320的输入信号VIN，并耦合输入信号VIN到晶体管310的漏极D。输入信号VIN的耦合可以通过控制器330的控制信号进行控制，该信号施加到晶体管的栅极G。背栅极偏置电压VBG可施加到晶体管310的背栅BG。信号源320输入信号VIN可在高电压极限和低电压限制之间变化。施加到背栅BG的背栅偏置电压VBG可以是低于输入信号VIN的低电压极限的值,或高于输入信号VIN的高电压极限的值。在NMOS晶体管的情况下，背栅偏置电压VBG可以是低于输入信号VIN的低电压极限的值。在PMOS晶体管的情况下，背栅电压VBG可以是高于输入信号VIN的高电压极限的值。
[0037]图4是根据本发明示例性实施例，应用于电路的流水线模-数转换器(ADC) 400的示例性电路的示意图。流水线式ADC 400可包括一系列阶段402a、402b和402c、SUB ADC404和校正逻辑406。
[0038]ADC 400可以在第一级402a接收模拟输入信号Ain。流水线ADC 400还可以接收输入信号AIN的补充。模拟输入信号Ain可以在第一级402a被米样并保持。第一级402a可处理信号，并输出传递到下一个阶段的输出残余电压Vo，并且可以输出低分辨率的数字代码到校正逻辑402。每个阶段402a、402b和402c可解决若干比特。在最后阶段的输出残余电压Vo可以被输出到解析最后比特的SUB ADC 404。子ADC 404可以是闪速ADC。校正逻辑406可接收来自每个阶段402a、402b和402c和SUB ADC404的数字代码。校正逻辑406可以校正在阶段402a、402b和402c出现的错误。
[0039]图5是根据本发明的示例性实施例，用于电路的流水线式ADC 400的单级500的示例性电路的示意图。流水线ADC400的单级500可包括乘法ADC(MDAC) 502和子ADC504。发送到单个级500的输入信号Ain可以被提供给MDAC 502和子ADC 504。子ADC 504可将输入Ain转换成低分辨率数字码。子ADC 504的输出可以被输出到校正逻辑406 (示于图4)，和MDAC 502。MDAC502可将子ADC504的输出转换成模拟信号，其从输入信号Ain中减去以获取残差信号。MDAC 502的残差信号可以被馈送到管道ADC 400的下一个阶段。
[0040]图5是根据本发明的示例性实施例，用于电路的MDAC 600的示例性电路的示意图。MDAC 600中的电路可包括:分别耦合到采样电容器606和608的采样晶体管602和604，分别连接到源极和晶体管602和604的自举电路610和612，分别耦合Vrefdc到电容器618和620的晶体管614和616，晶体管622，前置放大器624和反馈电容器626和628。采样晶体管602和604的背栅极可以分别耦合到电压源632和634。
[0041]MDAC 600可以采样输入信号Ain和产生被发送到下一级流水线ADC400的残余电压Vo。MDAC 600可以采样输入信号Ain并比较输入信号Ain和经由电容器618和620提供的基准电压Vrefdc。若米样的输入信号大于基准电压Vrefdc,则在由前置放大器624被放大之后，所采样的输入信号可以输出作为残余电压Vo。然而若采样的输入信号高于Vrefdc,则参考电压Vrefdc可以从采样输入信号减去，并在输出作为残留电压Vo之前由前置放大器624放大。由MDAC产生的残余物会被传递到流水线ADC400的下一个阶段。
[0042]如图6所示，MDAC600可包括开关电容电路，包括采样晶体管602和采样电容器606或米样晶体管604和米样电容器608。米样晶体管602和604可以分别被稱合到电压源632和634的背栅，以降低漏极和背栅之间的寄生电容和源极和背栅之间的寄生电容。电压源632和634可以被配置为提供低于地面的值到采样晶体管632和634的背栅极。如上所述，自举电路610和612可以在接收输入信号的节点和采样晶体管602和604的栅极之间进行耦合，以分别最小化采样晶体管602和604的“打开”电阻的非线性性质。
[0043]图7是根据本发明的示例性实施性，可应用的示例性子ADC 700的框图。SUBADC700可包括接收输入信号和逻辑704的并行ADC块702。并行ADC块702可以是快闪型ADC或其它类型的ADC。逻辑704的输出可以被提供给数字到模拟转换器(DAC) 706。
[0044]并行ADC块702可接收输入信号，并使用比较器708比较模拟输入信号和一系列参考电压。图8是根据本发明的示例性实施性，可应用于电路的子ADC 800的示例性电路的示意图。图8中的电路可以对应于ADC块702中的一个或多个电路，在一个或多个参考值米样输入信号。
[0045]SUB ADC 800的示例性电路可以包括采样晶体管802和804，分别提供负电压施加到采样晶体管802和804的背栅的电压源806和808，反馈电容器810和812，控制基准电压Vref的开关814和816，晶体管818和比较器820。SUB ADC 800可包括分别耦合晶体管802和804的源极和栅极的自举电路822和824。
[0046]如图8所示，SUB ADC 800可包括耦合到所述采样晶体管802和804的背栅极的电压源806和808，以降低漏极和背栅之间的寄生电容和源极和背栅之间的寄生电容。电压源806和808可以提供低于地面的值到采样晶体管802和804的背栅极。
[0047]如上文所讨论的，自举电路822和824可任选地耦合在接收输入信号的节点和采样晶体管802和804的栅极之间。自举电路822和824可被包括以分别最小化采样晶体管802和804的“打开”电阻的非线性性质。
[0048]提供电压到晶体管的背栅的示例性实施例可应用于具有通过晶体管耦接的随时间变化的电压任何电路。该晶体管可以被连接到电容器、放大器输入端、模拟多路转换器或接收来自晶体管的输出的其它设备。
[0049]示例性实施例已经参照NMOS晶体管描述。然而，示例性实施例可以被转换成适于使用PMOS晶体管的开关电容电路中使用的实施例。例如，并非应用比地面低的值到NMOS晶体管的背栅极电压，超过在集成电路中使用的高参考电势的背栅极电压可施加到PMOS晶体管的背栅极。此外，PMOS和NMOS晶体管的组合可以根据本示例性实施例使用。
[0050]本发明的几个实施例具体说明和/或本文中所描述。然而，应当理解的是，本发明的修改和变化都涵盖在上述教导以及所附权利要求的范围内，而不脱离其精神和本发明的意欲范围。
【权利要求】
1.一种晶体管，包括: 第一类型的掺杂材料的半导体材料制成的阱，所述阱耦合到背栅端子， 分别耦合到互补于第一类型的第二类型的掺杂材料相应区域的源极和漏极端子，这些区域分别设置在所述阱内，并 在源区和漏区之间延伸的区域中，设置在半导体衬底上的栅极端子， 其中，所述背栅端连接到参考电压源，所述参考电压源具有超过从源终端到漏极端子由晶体管携带的信号的电压限制
2.根据权利要求1所述的晶体管，其中: 第一类型的掺杂材料是P型材料， 第二类型的掺杂材料的是N型材料， 要携带的信号在低参考电压和高参考电压之间变化，并且 基准电压源具有小于所述低参考电压的电势。
3.根据权利要求2所述的晶体管，其中所述低参考电压是接地。
4.根据权利要求1所述的晶体管: 第一类型的掺杂材料是N型材料， 第二类型的掺杂材料是P型材料， 要携带的信号在低参考电压和高参考电压之间变化，并且 基准电压源具有大于该高基准电压的电势。
5.根据权利要求4所述的晶体管，其中所述高参考电压是VCC。
6.—种电路,包括: MOSFET晶体管，包括源极端子、漏极端子、栅极端子和背栅端子， 耦合到所述源极端子的信号源，以产生在高和低电压极限之间变化的输入信号， 参考电压源，其耦合到所述背栅端子，具有超过信号源的电压限制之一的电压。
7.根据权利要求6所述的电路，其中: MOSFET晶体管是NMOS晶体管，以及 基准电压源具有低于信号源的低电压极限的电压。
8.根据权利要求6所述的电路，其中: MOSFET晶体管是PMOS晶体管，以及 基准电压源具有低于信号源的高电压极限的电压。
9.根据权利要求6所述的电路，进一步包括: 门控制器，耦合到MOSFET晶体管的栅极，其选择性地打开和关闭所述MOSFET晶体管。
10.用于采样模拟输入信号的电路，其包括: 设置在基板上的晶体管，耦合到地面，设置在所述晶体管的背栅极的源极和漏极，提供给所述晶体管的源极与漏极中的一个的模拟输入，以及接收具有低于地面的值的背栅电压的所述背栅极；和 采样电容器，耦合到晶体管的源极和漏极中的一个。
11.用于权利要求10的采样模拟输入信号的电路，进一步包括: 耦合在晶体管的源极和栅极之间的自举电路，以降低在晶体管的漏极和源极之间形成的导通电阻的非线性性质。
12.用于权利要求10的采样模拟输入信号的电路，其中所述背栅电压的电路在工作期间连续地设置。
13.用于权利要求10的采样模拟输入信号的电路，其中当晶体管导通时，所述背栅电压被提供。
14.用于权利要求10的采样模拟输入信号的电路，其中65纳米或更小的技术被用于晶体管。
15.—种用于米样模拟输入信号的电路,包括: 设置在基板上的晶体管，耦合到地面，设置在所述晶体管的背栅极的源极和漏极，提供给所述晶体管的源极与漏极中的一个的模拟输入，以及接收具有高于输入信号的高电压极限值的背栅极电压的背栅极；和 采样电容器，耦合到晶体管的源极和漏极中的一个。
16.用于权利要求15的米样模拟输入信号的电路,进一步包括: 耦合在晶体管的源极和栅极之间的自举电路，以降低在晶体管的漏极和源极之间形成的导通电阻的非线性性质。
17.用于权利要求15的采样模拟输入信号的电路，其中所述背栅电压的电路在工作期间连续地设置。
18.用于权利要求15的采样模拟输入信号的电路，其中当晶体管导通时，所述背栅电压被提供。
19.用于权利要求15的采样模拟输入信号的电路，其中65纳米或更小的技术被用于晶体管。
20.—种用于比较模拟输入信号和参考电压的电路,包括: 晶体管，在源极和漏极中的一个接收输入信号； 电容器，耦合到所述晶体管； 耦合到所述电容器的比较器，所述比较器比较在电容器与参考电压的电压；和耦合到晶体管的背栅极的背栅极电压源，所述背栅电压源提供具有低于地面的值的背栅电压。
21.根据权利要求20所述的电路，进一步包括耦合在晶体管的源极和所述栅极之间的自举电路，以减少在晶体管的漏极和源极之间形成的导通电阻的非线性性质。
【文档编号】H03M1/34GK104321968SQ201380026541
【公开日】2015年1月28日 申请日期:2013年5月8日 优先权日:2012年5月22日
【发明者】J·M·亨斯利, F·M·莫敦 申请人:美国亚德诺半导体公司