相位比较电路和数据接收单元的制作方法
【专利摘要】本发明公开了一种相位比较电路和使用该相位比较电路的数据接收单元。所述相位比较电路包括：被设置用来接收数据信号和时钟信号的第一触发器；被设置用来接收所述第一触发器的输出信号和作为所述时钟信号的逻辑翻转的信号的第二触发器；被设置用来将延迟时间赋予所述数据信号的延迟电路，其中所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号的第一异或电路；和被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号的第二异或电路。根据本发明，实现了更高速度且更低耗电量的高速串行传输。
【专利说明】相位比较电路和数据接收单元
【技术领域】
[0001]本发明涉及用于时钟和数据恢复电路的相位比较电路，以及使用该相位比较电路的数据接收单元。
【背景技术】
[0002]在近来的信息设备或数字设备的领域中，广泛使用高速串行传输来高速度、低成本地传输大容量数字数据。用于高速串行传输的接收器使用时钟和数据恢复电路(在下文中，缩写为“CDR”)与预先编码的、接收到的数据阵列同步地再生时钟并且再生数据。CDR的一个组件包括相位比较电路。
[0003]日本待审查专利公开第2002-314387号公开了这样的相位比较电路，该相位比较电路准确地输出数据输入信号DI与时钟输入信号Cl之间的相位差作为UP信号与DOWN信号之间的脉冲宽度的差。
【发明内容】
[0004]近来，随着高性能信息设备或高性能数字设备的广泛使用，市场中对于高速串行传输的更高的数据速率和更低的耗电量的需求日益增加。这样的需求可能导致CDR中包含的相位比较电路的不稳定操作。
[0005]因此，期望提出一种相位比较电路和数据接收单元，它们通过使时钟时序的余裕(margin)最大化,均能够实现更高速度和更低耗电量的高速串行传输。
[0006]根据本发明的实施例，提出了一种相位比较电路，其包括:第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；延迟电路，所述延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
[0007]根据本发明的实施例，提出了另一种相位比较电路，其包括:第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；延迟电路，所述延迟电路的逻辑步骤数等于或大于所述第一触发器的逻辑步骤数，并且所述延迟电路被设置用来将延迟时间赋予所述数据信号；第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
[0008]根据本发明的实施例，提出了一种数据接收单元，其包括:时钟和数据恢复电路，所述时钟和数据恢复电路包含相位比较电路、振荡器、分频器、频率相位比较电路、锁定检测器和多路复用器；串并转换器；和解码器。所述相位比较电路包括:第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；延迟电路，延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。所述振荡器被设置用来输出所述时钟信号；所述分频器被设置用来输出反馈时钟信号，所述反馈时钟信号是以预定的划分比划分的所述时钟信号；所述频率相位比较电路被设置用来输出与所述数据信号和所述反馈时钟信号之间的频率差和相位差相对应的信号；所述锁定检测器被设置用来输出表示所述数据信号与所述反馈时钟信号间的所述频率差和所述相位差的各者是否在预定的范围之内的判定信号；并且所述多路复用器被设置用来接收所述判定信号，且选择来自所述相位比较电路的信号和来自所述频率相位比较电路的信号中的一者。所述串并转换器被设置用来利用所述时钟信号对所述数据信号进行串并转换。所述解码器被设置用来对从所述串并转换器输出的调制数据进行解码。
[0009]根据本发明的上述实施例，使时钟时序的余裕本身最大化，从而能够提供都实现了更高速和更低耗电量的高速串行传输的相位比较电路和数据接收单元。
[0010]根据下面的示例性实施例，其它的问题、构造和效果将变得明显。应理解，前面的一般性说明和下面的详细说明都是示例性的，且旨在对请求保护的技术提供进一步的说明。
【专利附图】
【附图说明】
[0011]这里所包括的附图提供了对本发明的进一步理解，这些附图被并入本说明书中且构成本说明书的一部分。附图图示了实施例，并且与本说明书一起用来解释本发明的原理。
[0012]图1是根据本发明的一个实施例的⑶R的方框图。
[0013]图2是相位比较电路的电路图。
[0014]图3是本发明的一个实施例的相位比较电路的各部分的时序图。
[0015]图4是根据本发明的第一实施例的相位比较电路的电路图。
[0016]图5A和图5B分别图示了第一 DFF202和第一延迟电路201、第二延迟电路204的第一示例性电路。
[0017]图6A和图6B分别图示了第一 DFF202和第一延迟电路201、第二延迟电路204的第二示例性电路。
[0018]图7图示了第一 DFF202的第三示例性电路。
[0019]图8图示了第一延迟电路201和第二延迟电路204的各者的第三示例性电路。
[0020]图9图示了第一延迟电路201和第二延迟电路204的各者的第四示例性电路。
[0021]图1OA和图1OB分别是根据本发明的第二实施例的⑶R的方框图和相位比较电路的电路图。
[0022]图11是延迟量控制部1003的电路图。
[0023]图12A和图12B分别是延迟量控制部1003的各部分的时序图。[0024]图13是根据本发明的第三实施例的数据发送/接收系统的方框图。
[0025]图14是根据比较例的相位比较电路的电路图。
[0026]图15A至图15C分别是根据比较例的相位比较电路的时序图。
[0027]图16A和图16B分别是图示了在根据比较例的第一 DFF 202中的数据信号与时钟信号之间的关系的时序图。
【具体实施方式】
[0028]在下文中，根据下面的构造示例对本发明的一些实施例进行说明。
[0029][⑶R的整体构造以及相位比较电路的构造和操作]图1、图2和图3
[0030][第一实施例:包含具有与D触发器的电路构造等同的电路构造的延迟电路的相位比较电路]图4
[0031][第一DFF和延迟电路的变形]图5A和图5B、图6A和图6B以及图7至图9
[0032][第二实施例:相位比较电路以及包含可变延迟电路和延迟量控制部的⑶R]图1OA和图10B、图11以及图12A和图12B
[0033][比较例]
[0034]在说明本发明的示例性实施例之前，在下文中给出了比较例并对其进行论述。
[0035]图14是根据比较例的相位比较电路1401的电路图。
[0036]延迟电路1402和第一 D触发器(在下文中，将“D触发器”缩写为“DFF”)202的D端子接收数据信号DIN。
[0037]时钟信号VCOCLK由第一 DFF 202的时钟端子接收，且在逻辑翻转后由第二 DFF203的时钟端子接收。
[0038]第一异或门(在下文中，将“异或门”缩写为“EX0R”)205接收从第一 DFF 202的Q端子输出的信号Ql和从延迟电路1402输出的延迟数据信号DIN_D。来自第一 EXOR 205的输出信号是用于相位前进的信号UP。
[0039]第二 EXOR 206接收信号Ql和从第二 DFF 203的Q端子输出的信号Q2。来自第二 EXOR 206的输出信号是用于相位延迟的信号DN。将从第二 DFF 203的Q端子输出的信号Q2作为再生数据信号RDATA，连同时钟信号VCOCLK —起提供给后续的串并转换器(deserializer) 1310 (见图 13)。
[0040]图14中所示的相位比较电路1401检测数据信号DIN与时钟信号VCOCLK之间的相位差，并且输出该相位差作为信号UP的脉冲宽度与信号DN的脉冲宽度之间的时间滞差。信号DN的脉冲宽度是时钟信号VCOCLK的周期的一半，且信号UP的脉冲宽度响应于数据信号DIN与时钟信号VCOCLK之间的相位差而变化。例如，当在数据信号DIN与时钟信号VCOCLK之间的相位差为O时，信号UP和信号DN的各者是脉冲宽度为一半的时钟周期的脉冲信号。如果时钟信号VCOCLK的相位相对于数据信号DIN超前，那么信号UP的脉冲宽度短于一半的时钟周期。相反，如果时钟信号VCOCLK的相位相对于数据信号DIN延迟，那么信号UP的脉冲宽度长于一半的时钟周期。
[0041]图15A、图15B和图15C分别是相位比较电路1401的时序图。
[0042]图15A图示了在数据信号DIN与时钟信号VCOCLK之间的相位差是O的相位关系的情况下的时序。[0043]延迟电路1402使数据信号DIN延迟tDL的延迟时间，且输出这样的延迟的数据信号DIN作为延迟数据信号DIN_D。
[0044]第一 DFF 202在时钟信号VCOCLK的上升沿保持数据信号DIN，然后输出该数据信号DIN作为信号Ql。此时，第一 DFF 202在从时钟输入的上升沿延迟信号延迟时间td之后输出信号Ql。信号延迟时间td是由于第一 DFF202的MOSFET构造而必然产生的信号延迟时间。
[0045]图15A表明:因为在数据信号DIN与时钟信号VCOCLK之间的相位差是0，所以信号Ql是相对于数据信号DIN延迟了时钟信号VCOCLK的周期的一半与信号延迟时间td之和的信号。
[0046]第二DFF 203在时钟信号VCOCLK的下降沿保持信号Ql，然后输出这样的保持的信号Ql作为Q2。此时，第二 DFF 203在从时钟输入的下降沿延迟之后输出信号Q2。在第二DFF 203是由与第一 DFF 202相同的触发器构成的情况下，从时钟输入的下降沿到信号Q2的输出的延迟时间是信号延迟时间td，这与第一 DFF 202相同。
[0047]图15A表明:信号Q2是相对于数据信号DIN延迟了与时钟信号VCOCLK的一个周期和信号延迟时间td之和相对应的时间的信号。
[0048]在相位比较电路1401中，信号UP是来自第一 EXOR 205的输出信号。同样,信号DN是来自第二 EXOR 206的输出信号。
[0049]信号UP是来自接收延迟数据信号DIN_D和信号Ql的第一 EX0R205的输出，并且是当延迟数据信号DIN_D的值与信号Ql值的值不同时处于H电平的脉冲信号。
[0050]信号DN是来自接收信号Ql、信号Q2的第二 EX0R206的输出，并且是当信号Ql的值与信号Q2的值不同时处于H电平的脉冲信号。
[0051]第一 EXOR 205和第二 EXOR 206也都由MOSFET构成的。因此，第一 EXOR 205和第二 EXOR 206分别具有延迟时间tel和延迟时间te2。
[0052]当数据信号DIN的数据周期是Tp时，能够从图15A中所示的操作示例中看出，信号DN的脉冲宽度是Tp/2。另一方面，在如图15Α中所示的数据信号DIN与时钟信号VCOCLK之间的相位差为O的相位关系的情况下，由下面的方程式表示信号UP的脉冲宽度Tup。
[0053]Tup=Tp/2+ (td-tDL)
[0054]当信号UP具有与信号DN的脉冲宽度相等的脉冲宽度时，数据信号DIN与时钟信号VCOCLK之间的相位差为O的相位关系成立。因此，将延迟电路1402中的延迟时间tDL设定为与信号延迟时间td相等以使td-tDLl=0的关系成立。
[0055]图15B图示了在时钟信号VCOCLK的相位相对于数据信号DIN的相位超前的相位关系的情况下的操作示例。
[0056]图15B表明，因为时钟信号VCOCLK相对于数据信号DIN在相位上超前，所以信号Ql是这样的信号:其相对于数据信号DIN延迟了信号延迟时间td与比时钟信号VCOCLK的周期的一半短的时间之和。换言之，与时钟信号VCOCLK的相位超前相对应地，信号Ql的相位比图15A中的信号Ql的相位超前。
[0057]另一方面，信号Q2是相对于数据信号DIN延迟了时钟信号VCOCLK的一个周期与信号延迟时间td之和的信号。这是因为由第一 DFF 202和第二 DFF 203的串联造成的时间差是恒量，即时钟信号VCOCLK的周期的一半。[0058]因此，在这样的情况下，虽然以与数据信号DIN和时钟信号VCOCLK之间的相位差成比例地方式缩短了信号UP的脉冲宽度，但是信号DN的脉冲宽度是不变的，即被保持在Tp/2。
[0059]图15C图不了在时钟信号VCOCLK的相位相对于数据信号DIN的相位延迟的相位关系的情况下的操作示例。
[0060]图15C表明，因为时钟信号VCOCLK相对于数据信号DIN在相位上延迟，所以信号Ql是这样的信号:该信号相对于数据信号DIN延迟了信号延迟时间td与比时钟信号VCOCLK的周期的一半长的时间之和。换言之，与时钟信号VCOCLK的延迟相位相对应地，信号Ql的相位比图15A中的信号Ql的相位延迟。
[0061]另一方面,与在图15A和图15B的上述情况下相同,信号Q2是这样的信号:其相对于数据信号DIN延迟了与时钟信号VCOCLK的一个周期与信号延迟时间td之和相对应的时间。
[0062]因此，在此情况下，尽管以与数据信号DIN和时钟信号VCOCLK之间的相位差成比例的方式加长了信号UP的脉冲宽度，但是信号DN的脉冲宽度是不变的，即被保持在Tp/2。
[0063]这样，相位比较电路1401检测数据信号DIN与时钟信号VCOCLK之间的相位差，且输出该相位差作为信号UP的脉冲宽度与信号DN的脉冲宽度之间的时间滞差。
[0064]图16A和图16B分别是图示了在根据比较例的第一 DFF 202中的数据信号DIN与时钟信号VCOCLK之间的关系的时序图。
[0065]如在图16A中所示，在使用根据比较例的相位比较电路1401的⑶R中，时钟信号VCOCLK的上升沿被锁定在数据信号DIN的电平的转变期间的中间。如果不考虑第一 DFF202的建立时间(setup time)和保持时间，那么这样的相位关系的锁定使数据信号DIN和时钟信号VCOCLK的各者的时序余裕最大化，并且因此对于CDR的特性而言最佳的。
[0066]然而，如果考虑第一 DFF 202的建立时间和保持时间，那么如图16B中所示，在数据信号DIN与时钟信号VCOCLK之间的O相位差处的锁相环(PLL)的锁定对于CDR的特性而言不一定是最优的。
[0067]如果考虑第一 DFF 202的建立时间Ts和保持时间Th，且当时钟信号VCOCLK的上升沿在由图16B中的斜线表明的期间之内时，那么第一DFF 202处于亚稳态，包括构成第一DFF 202内部的门电路的振荡，以及电压水平在高(High)与低(Low)之间波动。因此，来自第一 DFF 202的输出信号的电压变得不稳定，因此使得当在时钟信号VCOCLK的上升沿适当地保持数据信号DIN时难以输出信号Q1。
[0068]因此，为了尽可能地避免这样的亚稳态，基本上期望以如下相位关系锁定PLL:如图16B所示，移动时钟信号VCOCLK的上升沿的位置以使得建立时间的余裕和保持时间的余裕都最大化。具体地，期望将PLL锁定为处于这样的状态:时钟信号VCOCLK的上升沿的位置处于除了由图16B中的斜线所示出的期间之外的期间的中间。
[0069]当如图16B中所示，最佳地延迟(移动)时钟信号VCOCLK的上升沿以使得建立时间的余裕和保持时间的余裕都最大化时，将这样的最佳延迟(移动)时间定义为最佳移动时间Tsh0
[0070]近来，随着高性能信息设备或高性能数字设备的广泛使用，市场中对于高速串行传输的更高的数据速率和更低的耗电量的需求日益增加。这样的需求可能导致CDR中包含的相位比较电路的不稳定操作。
[0071]随着因更高的数据速率和更低的耗电量而造成的时钟时序的余裕的减小，这样的亚稳态问题更加显著地出现并且也成为了更高速串行传输的大的制约因素。
[0072][⑶R的整体构造以及相位比较电路的构造和操作]
[0073]首先，参照图1、图2和图3说明本发明的第一实施例和第二实施例的共同的技术理念。
[0074]图1是根据本发明的一个实施例的⑶R 101的框图。
[0075]相位比较电路102、频率相位比较电路103和锁定检测器104都接收数据信号DIN。
[0076]相位比较电路102将压控振荡器105的相位与数据信号DIN的时钟模式的相位进行比较，且输出与这样的比较结果相对应的控制信号。
[0077]频率相位比较电路103将从分频器106输出的反馈时钟信号FBCLK的频率和相位与为了提取数据信号DIN的数据速率而在要被传输的数据阵列之前接收的时钟模式的频率和相位进行比较，且输出与这样的比较结果相对应的控制信号。
[0078]锁定检测器104将反馈时钟信号FBCLK的频率和相位与数据信号DIN的时钟模式的频率和相位进行比较。锁定检测器104随后判断反馈时钟信号FBCLK的频率和相位与数据信号DIN的时钟模式的频率和相位是否分别接近到使包含相位比较电路102的环路能够被锁定的程度，即环路是否被锁定。锁定检测器104将作为逻辑信号的锁定判定信号SEL输出至多路复用器107a和107b中的各者，该信号表明是否检测到锁定(完成频率捕捉操作)。锁定判定信号SEL在逻辑“真”的情况下表示锁定。
[0079]多路复用器107a和107b均接收锁定判定信号SEL，并随即都将来自频率相位比较电路103的输出信号或来自相位比较电路102的输出信号提供给电荷泵108。电荷泵108接收从频率相位比较电路103或相位比较电路102中输出的脉冲信号，并随即输出脉冲式电流信号。作为由电阻R109和电容Cl 10、Clll构成的低通滤波器的环路滤波器112对该电流信号进行积分，从而在去除不必要的高频分量的同时将该电流信号转换成电压信号，然后压控振荡器105接收该电压信号。压控振荡器105使具有与接收到的电压信号相对应的频率的信号振荡。从压控振荡器105中输出的时钟信号VCOCLK被相位比较电路102和分频器106中的各者接收。
[0080]分频器106将时钟信号VCOCLK分为1/N (N是自然数)的频率，并且输出这样分频后的信号作为反馈时钟信号FBCLK。反馈时钟信号FBCLK被频率相位比较电路103和锁定检测器104中的各者接收。
[0081]将从相位比较电路102中输出的再生的数据信号RDATA和从压控振荡器105中输出的时钟信号VCOCLK提供给后续的串并转换器1310。
[0082]图2是相位比较电路102的电路图。
[0083]数据信号DIN被每个第一 DFF 202的D端子和第一延迟电路201接收。
[0084]时钟信号VCOCLK被第一 DFF 202的时钟端子接收，并且在逻辑翻转后也被第二DFF 203的时钟端子接收。
[0085]来自第一延迟电路201的输出信号被提供给第二延迟电路204。
[0086]作为来自第一 DFF 202的Q输出信号的信号Ql和作为来自第二延迟电路204的输出信号的延迟数据信号DIN_D被第一 EX0R205接收。来自第一 EX0R205的输出信号是用于相位超前的信号UP。
[0087]信号Ql和作为来自第二 DFF 203的Q输出信号的信号Q2由第二 EXOR 206接收。来自第二 EXOR 206的输出信号是用于相位延迟的信号DN。从第二 DFF 203的Q端子中输出的信号Q2作为再生数据信号RDATA与时钟信号VCOCLK —起被提供给后续的串并转换器1310。
[0088]图1中所示的相位比较电路102与图14中所示的相位比较电路102的不同之处在于:第二延迟电路204被级联至第一延迟电路201。级联的第一延迟电路201和第二延迟电路204使数据信号DIN延迟tDL12的延迟时间，并且由此输出延迟数据信号DIN_D。
[0089]第一延迟电路201和第二延迟电路204均是与构成第一 DFF 202的最佳移动时间Tsh和信号延迟时间td的部分相同的电路。延迟时间tDL12满足tDL12=Tsh+td的关系。
[0090]期望延迟时间tDL12等于或长于信号延迟时间td与建立时间Ts的和，并且等于或短于建立时间Ts与保持时间Th的和。
[0091]现在参照图3中所示的典型操作说明作为在图2中所示的本发明的示例实施例的相位比较电路102的操作。
[0092]图3是作为本发明的示例性实施例的相位比较电路102的每个部分的时序图。图3图示了在时钟信号VCOCLK的上升沿的位置被移动了 Tsh的相位关系的情况下的每个信号的时序。
[0093]延迟数据信号DIN_D是通过使数据信号DIN延迟tDL12的延迟时间而产生的信号，这样的延迟是由于第一延迟电路201和第二延迟电路204的级联而产生的。
[0094]信号Ql是来自第一 DFF 202的输出信号，第一 DFF 202在时钟信号VCOCLK的上升沿保持数据信号DIN，然后输出该数据信号DIN作为信号Ql。此时，第一 DFF 202在从时钟输入的上升沿延迟了信号延迟时间td之后输出信号Ql。
[0095]信号Q2是来自第二 DFF 203的输出信号，第二 DFF 203在时钟信号VCOCLK的下降沿保持信号Q1，然后输出该信号Ql作为信号Q2。此时，第二 DFF 203在从时钟输入的下降沿延迟之后输出信号Q2。在第二 DFF 203由与第一 DFF 202相同的触发器构成的情况下，从时钟输入的下降沿到输出信号Q2的延迟时间是td。
[0096]信号UP是来自第一 EXOR 205的输出信号，并且也是相位比较电路102的输出信号。
[0097]信号DN是来自第二 EXOR 206的输出信号，且也是相位比较电路102的输出信号。
[0098]信号UP是来自接收延迟数据信号DIN_D、信号Ql的第一 EXOR 205的输出，且是当延迟数据信号DIN_D和信号Ql具有不同值时处于H电平的脉冲信号。
[0099]信号DN是来自接收信号Ql、信号Q2的第二 EXOR 206的输出，且是当信号Ql和信号Q2具有不同值时处于H电平的脉冲信号。
[0100]从图3中所示的典型操作中能够看出，信号DN的脉冲宽度恒为Tp/2。另一方面，在数据信号DIN与时钟信号VCOCLK之间的相位差是如图3中所示的相位关系的情况下，由下面的方程式表不信号UP的脉冲宽度Tup。
[0101]Tup=Tp/2+Tsh+ (td_tDL12)
[0102]以信号UP的脉冲宽度等于信号DN的脉冲宽度的相位关系锁定构成CDR的PLL。因此，为了以如图3所示的时钟信号VCOCLK的上升沿的位置被移动了 Tsh的时间的相位关系锁定PLL，延迟时间tDL12必须具有使Tsh+(td-tDL12)=0的关系得以成立的值。换言之，tDL12=Tsh+td必须成立。延迟时间tDL12是由第一延迟电路201和第二延迟电路204的级联造成的延迟时间。因此，例如可以通过如下方式实现上述关系:将第一延迟电路201的延迟时间和第二延迟电路204的延迟时间中的一者设定为第一 DFF 202的最佳移动时间Tsh，并且将另一者设定为第一 DFF 202的延迟时间td。
[0103]这样，如在图3中所示，作为本发明的示例性实施例的相位比较电路102使得能够以时钟信号VCOCLK的上升沿的位置被移动了最佳移动时间Tsh的相位关系锁定PLL。
[0104][第一实施例:包含具有与D触发器的电路构造等同的电路构造的延迟电路的相位比较电路401]
[0105]图4是根据本发明的第一实施例的相位比较电路401的电路图。
[0106]第一 DFF 202 (是下降沿触发D触发器)是由作为主锁存器的第一 D锁存器402和作为从锁存器的第二 D锁存器403的组合构成的主/从型触发器。
[0107]第一 D锁存器402的输出端子连接至第二 D锁存器403的D端子。第一 D锁存器402的E输入接收翻转后的时钟信号VC0CLK，而第二 D锁存器403的E输入接收时钟信号VCOCLK。
[0108]D触发器的最佳移动时间(其通常对应于D触发器的建立时间)是作为主锁存器的第一 D锁存器402保持数据输入端子D的逻辑状态所必需的时间。因此，最佳移动时间等于当E输入为逻辑“真”以使得处于使能状态时从D端子到Q端子的延迟时间。
[0109]D触发器的信号延迟时间通常对应于从作为从锁存器的第二 D锁存器403的E输入的上升沿到通过第二 D锁存器403的Q端子输出的延迟时间。信号延迟时间因此大致等于当E输入为逻辑“假”以使得处于使能状态时从D端子到Q端子的延迟时间。
[0110]因此，将第一 D锁存器402的延迟时间设定为第一 DFF 202的最佳移动时间Tsh。此外，将第二 D锁存器403的延迟时间设定为第二 DFF 203的输出延迟时间td。为了实现这样的设定，将第三D锁存器404布置为第一延迟电路201且将第四D锁存器405布置为第二延迟电路204。
[0111]第三D锁存器404包括与第一 D锁存器402相同的电路，且将第三D锁存器404的E输入固定在逻辑“假”以使得处于使能状态(非锁存状态)。第四D锁存器405包括与第二 D锁存器403相同的电路，且将第四D锁存器405的E输入固定在逻辑“真”以使得处于使能状态。
[0112]这样，将具有与构成第一 DFF 202的D锁存器的构造相同构造的D锁存器布置为第一延迟电路201和第二延迟电路204中的各者，且将D锁存器的E输入固定为合适的逻辑值，从而能够实现根据本发明的第一实施例的相位比较电路401。
[0113]将具有与构成第一 DFF 202的D锁存器的构造相同构造的D锁存器布置为第一延迟电路201和第二延迟电路204中的各者。换言之，构成第一 DFF 202的门电路的逻辑步骤数等于构成第一延迟电路201和第二延迟电路204中的各者的门电路的逻辑步骤数。注意，为了便于集成电路设计，构成第一延迟电路201和第二延迟电路204中的各者的门电路的逻辑步骤数可以大于第一 DFF202中的门电路的逻辑步骤数。
[0114][第一DFF和延迟电路的变形][0115]现在参照图5A至图9说明第一 DFF和延迟电路的变形。
[0116][第一不例性电路]
[0117]图5A和图5B分别图示了第一 DFF 202和第一延迟电路、第二延迟电路的第一示例性电路。
[0118]图5A是第一 DFF 501的电路图。
[0119]第一 DFF 501的D端子连接至第一传输门502。第一传输门502也被称作MOS开关。第一传输门502在其时钟端子的状态为逻辑“假”时导通。在图5A和图5B中，“CKP”表示没有逻辑翻转的时钟端子，而“CKN”表示逻辑翻转的时钟端子。这也同样适用于后面说明的图6A、图6B和图7。
[0120]第一传输门502连接至第一非门503。
[0121]第一非门503连接至第二非门504和第二传输门505。第二传输门505在其时钟端子为逻辑“真”时导通。
[0122]第二传输门505连接到第三非门506和第五非门507。第五非门507的输出端子起到第一 DFF 501的Q输出端子的作用。
[0123]第二非门504连接至第三传输门508。第三传输门508在其时钟端子为逻辑“真”时导通。
[0124]第三传输门508连接至第一传输门502和第一非门503。
[0125]第三非门506连接至第四非门509。
[0126]第四非门509连接至第四传输门510。第四传输门510在其时钟端子为逻辑“假”时导通。
[0127]第四传输门510连接至第二传输门505、第三非门506和第五非门507。
[0128]图5B图示了第一延迟电路511和第二延迟电路521的各者的电路图。除了第一传输门502和第二传输门505均是恒定导通的,而第三传输门508和第四传输门510均是恒定断开的之外，图5B的电路与图5A中所不的第一 DFF 501的电路相同。具体地，第一传输门502和第二传输门505均被设定为恒定导通状态,并且第三传输门508和第四传输门510均被设定为恒定断开状态，使得构成D触发器的主锁存器和从锁存器均处于使能状态。
[0129]仍然设置有第二非门504、第三非门506、第四非门509、第三传输门508和第四传输门510，尽管这些门电路本质上都不起逻辑电路的作用。这样做的一个目的是将第一延迟电路511和第二延迟电路521中的各者的电学特性调整为等同于第一 DFF 501的电路的电学特性。通过这样的电学特性的调整，即使是在不调节的情况下，仍有望将第一延迟电路和第二延迟电路各自的延迟时间调整为等同于第一 DFF 501的最佳移动时间Tsh和输出延迟时间td而不管制造差异和诸如电压、温度等操作环境如何。
[0130][第二示例性电路]
[0131]图6A和图6B分别图示了第一 DFF和第一延迟电路、第二延迟电路的第二示例性电路。
[0132]图6A是第一 DFF 601的电路图。第一 DFF 601是由与非门构成的。
[0133]第一 DFF 601的D端子连接至第一与非门602的第一输入端子。
[0134]第一与非门602的输出端子连接至第二与非门603的第一输入端子和第三与非门604的第一输入端子。第一 DFF 601的逻辑翻转的时钟端子CKN连接至第一与非门602的第二输入端子和第二与非门603的第二输入端子。
[0135]第三与非门604的输出端子连接至第四与非门605的第一输入端子和第五与非门606的第一输入端子。第四与非门605的第二输入端子连接至第二与非门603的输出端子。第三与非门604的第二输入端子连接至第四与非门605的输出端子。
[0136]第一与非门602、第二与非门603、第三与非门604和第四与非门605构成主锁存器。
[0137]第五与非门606的输出端子连接至第六与非门607的第一输入端子和第七与非门608的第一输入端子。第一 DFF 601的没有逻辑翻转的时钟端子CKP连接至第五与非门606的第二输入端子和第六与非门607的第二输入端子。
[0138]第七与非门608的输出端子连接至第八与非门609的第一输入端子。第八与非门609的第二输入端子连接至第六与非门607的输出端子。第七与非门608的第二输入端子连接至第八与非门609的输出端子。
[0139]第八与非门609的输出端子连接至非门610，非门610的输出端子连接至第一DFF601的Q端子。
[0140]第五与非门606、第六与非门607、第七与非门608、第八与非门609和非门610构
成从锁存器。
[0141]图6B是第一延迟电路611、第二延迟电路621的电路图。除了将代替时钟信号的逻辑“真”(H)恒定地提供给用于第一与非门602和第二与非门603的信号供给的逻辑翻转的时钟端子CKN之外，图6B的电路与图6A的电路具有相同的构造。同样，将代替时钟信号的逻辑“真”(H)恒定地提供给到用于第五与非门606和第六与非门607的信号供给的没有逻辑翻转的时钟端子CKP。换言之，将与时钟信号相对应的逻辑恒定地设定为“真”，如此使得构成D触发器的主锁存器和从锁存器均处于使能状态。
[0142][第三示例性电路]
[0143]图7和图8分别图示了第一 DFF和第一延迟电路、第二延迟电路的第三示例性电路。
[0144]图7是第一 DFF 701的电路图。
[0145]第一 P沟道MOSFET (在下文中，将“P沟道MOSFET”缩写为“PM0SFET”，且将“N沟道MOSFET”缩写为“NM0SFET”)702的源极连接至电源节点。第一 PM0SFET702的漏极连接至第二 PM0SFET703的源极。
[0146]第二 PM0SFET 703的漏极连接到第三NM0SFET 704的漏极。
[0147]第三NM0SFET 704的源极连接到第四NM0SFET 705的漏极。
[0148]第四NM0SFET 705的源极连接到接地节点。
[0149]第一 PM0SFET 702的栅极与第四NM0SFET 705的栅极彼此连接以形成D端子。
[0150]第二 PM0SFET 703的栅极起到逻辑翻转的时钟端子CKN的作用。
[0151]第三NM0SFET 704的栅极起到没有逻辑翻转的时钟端子CKP的作用。
[0152]第一PM0SFET 702、第二 PM0SFET 703、第三 NM0SFET 704 和第四 NM0SFET 705 构成包含非门的传输门。第二 PM0SFET 703的漏极和第三NM0SFET 704的漏极形成传输门的输出端子。
[0153]第二 PM0SFET 703和第三NM0SFET 704的漏极连接到第五PM0SFET 706的栅极和第六NMOSFET 707的栅极。
[0154]第五PM0SFET 706的源极连接至电源节点。第五PM0SFET 706的漏极连接至第六PM0SFET 707的源极。第六NMOSFET 707的源极连接至接地节点。
[0155]第五PM0SFET 706和第六NMOSFET 707构成非门。第五PM0SFET706的漏极和第六NMOSFET 707的漏极形成非门的输出端子。
[0156]与第一PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705一样地，第七PM0SFET 708、第八 PM0SFET 709、第九NMOSFET 710 和第十 NMOSFET 711 构成包含非门的传输门。
[0157]第七PM0SFET 708、第八 PM0SFET 709、第九 NMOSFET 710 和第十 NMOSFET 711 分别对应于第一 PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705。
[0158]第七PM0SFET 708和第十NMOSFET 711的栅极均连接至第五PM0SFET 706和第六NMOSFET 707 的漏极。
[0159]第八PM0SFET 709的栅极起到没有逻辑翻转的时钟端子CKP的作用。
[0160]第九NMOSFET 710的栅极起到逻辑翻转的时钟端子CKN的作用。
[0161]第八PM0SFET 709和第九NMOSFET 710的漏极连接至第二 PM0SFET 703和第三NMOSFET 704 的漏极。
[0162]与第一 PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705同样地，第十一 PM0SFET 712、第十二PM0SFET713、第十三NM0SFET 714 和第十四 NMOSFET715构成包含非门的传输门。
[0163]第^^一PM0SFET712、第十二 PM0SFET 713、第十三NMOSFET 714 和第十四 NMOSFET715 分别对应于第一 PM0SFET 702、第二 PM0SFET703、第三 NMOSFET 704 和第四 NMOSFET705。
[0164]第^^一 PM0SFET 712和第十四NMOSFET 715的栅极均连接至第二 PM0SFET 703和第三NMOSFET 704的漏极。
[0165]第十二 PM0SFET713的栅极起到逻辑翻转的时钟端子CKN的作用。
[0166]第十三NM0SFET714的栅极起到没有逻辑翻转的时钟端子CKP的作用。
[0167]与第五PM0SFET 706和第六NMOSFET 707同样地，第十五PM0SFET 716和第十六NMOSFET 717构成非门。第十五PM0SFET 716的漏极和第十六NMOSFET 717的漏极形成非门的输出端子。
[0168]第十二 PM0SFET 713和第十三NMOSFET 714的漏极连接到第十五PM0SFET 716和第十六NMOSFET 717的栅极。
[0169]如同第一PM0SFET702、第二PM0SFET 703、第三NMOSFET 704和第四 NMOSFET 705那样，第十七PM0SFET 718、第十八PM0SFET719、第十九NMOSFET 720和第二十NMOSFET 721构成包含非门的传输门。
[0170]第十七PM0SFET718、第十八 PM0SFET 719、第十九NMOSFET 720 和第二十 NMOSFET721 分别对应于第一 PM0SFET 702、第二 PM0SFET703、第三 NMOSFET 704 和第四 NMOSFET705。
[0171]第十七PM0SFET 718和第二十NMOSFET 721的栅极均连接至第十五PM0SFET 716和第十六NMOSFET 717的漏极。[0172]第十八PMOSFET 719的栅极起到没有逻辑翻转的时钟端子CKP的作用。
[0173]第十九NMOSFET 720的栅极起到逻辑翻转的时钟端子CKN的作用。
[0174]第十八PMOSFET 719和第十九NMOSFET 720的漏极连接至第十二 PMOSFET 713和第十三NMOSFET 714的漏极。
[0175]第十二 PMOSFET 713的漏极和第十三NMOSFET 714的漏极形成第一 DFF701的Q端子。
[0176]图8是第一延迟电路801和第二延迟电路811的电路图。除了将逻辑“假”(L)恒定地供给至第二 PMOSFET 703的栅极、第九匪0SFET710的栅极、第十二 PMOSFET 713的栅极和第十九NMOSFET 720的栅极，并且将逻辑“真”(H)恒定地供给至第三NMOSFET 704的栅极、第八PMOSFET 709的栅极、第十三NMOSFET 714的栅极和第十八PMOSFET 719的栅极之外，图8的电路具有与图7的电路相同的构造。
[0177]具体地，如同在图5B中所示的第一典型电路，第一 PM0SFET702、第二 PMOSFET703、第三NMOSFET 704和第四NMOSFET 705 (它们实质上对应于图5B中的第一传输门502)均被设定为恒定导通状态。此外，第十一 PMOSFET 712、第十二 PMOSFET 713、第十三NMOSFET 714和第十四NMOSFET 715(它们实质上对应于图5B中的第二传输门505)均被设定为恒定导通状态。此外,第七PMOSFET 708、第八PM0SFET709、第九NMOSFET 710和第十NMOSFET 711 (它们实质上对应于图5B中的第三传输门508)均被设定为恒定断开状态。此外，第十七 PMOSFET 718、第十八 PMOSFET 719、第十九 NMOSFET 720 和第二十 NMOSFET 721(它们实质上对应于图5B中的第四传输门510)均被设定为恒定断开状态。
[0178][第四示例性电路]
[0179]图9图示了第一延迟电路901和第二延迟电路911的各者的第四示例性电路。图9的电路与图8的电路的不同之处在于:第二PMOSFET 703和第三NMOSFET 704的漏极连接至第十二 PMOSFET 713和第十三NMOSFET 714的栅极，且将逻辑“假”恒定地供给至第十一PM0SFET712的栅极而将逻辑“真”恒定地供给至第十四NMOSFET 715的栅极。
[0180]图9的电路中的第二延迟电路911被构造为使来自图7中所示的第一 DFF 701的主锁存器的输出信号成为其从锁存器的E输入，且第十一 PMOSFET 712和第十四NMOSFET715均是恒定导通的。因此，将在第一DFF701中的从时钟输入的上升沿到信号Ql的输出的延迟时间更加精确地实现为第二延迟电路911的延迟时间。
[0181][第二实施例:相位比较电路1002和含有可变延迟电路、延迟量控制部的CDR1001]
[0182]已经使用在没有调节的情况下实现期望的延迟时间的相位比较电路401对第一实施例进行说明。相反地，可变延迟电路可以用来适当地控制延迟量，从而可以实现使时钟余裕能够最大化的相位比较电路1002。
[0183]图10A和图10B分别是根据第二实施例的⑶R 1001的框图和相位比较电路1002的电路图。
[0184]图10A是⑶R 1001的框图。为了简化图示，省略了频率相位比较电路103、分频器106、锁定检测器 104以及多路复用器107a和107b。
[0185]相位比较电路1002和延迟量控制部1003接收数据信号DIN。延迟量控制部1003还接收从压控振荡器105中输出的时钟信号VC0CLK。延迟量控制部1003将延迟设定信息输出至相位比较电路1002。
[0186]图1OB是⑶R 1001中的相位比较电路1002的电路图。相位比较电路1002具有这样的构造:其中，可变延迟电路1004替代了图2的相位比较电路102的第一延迟电路201和第二延迟电路204。
[0187] 可变延迟电路1004接收从延迟量控制部1003中输出的延迟设定信息，并由此设定预定的延迟时间。延迟量控制部1003输出延迟设定信息使得由可变延迟电路1004设定的可变延迟时间VTDL满足关系VTDL=Tsh+td。
[0188]图11是延迟量控制部1003的电路图。
[0189]第三DFF 1101的D端子接收数据信号DIN。第三DFF 1101的Q输出端子连接至第四DFF 1102的D端子。第四DFF 1102的Q输出端子连接至第五DFF 1103的D端子。第五DFF 1103的Q输出端子连接至第六DFF 1104的D端子。
[0190]第七DFF 1105的D端子也接收数据信号DIN。第七DFF 1105的Q输出端子连接至第八DFF 1106的D端子。第八DFF 1106的Q输出端子连接至第九DFF 1107的D端子。
[0191]第三DFF 1101、第四DFF 1102和第五DFF 1103的时钟端子都接收信号^ VCOCLK(“V’表示逻辑非)，信号，VCOCLK是通过使时钟信号VCOCLK的逻辑翻转而产生的。
[0192]第六DFF 1104、第七DFF 1105、第八DFF 1106和第九DFF 1107的时钟端子都接收没有逻辑翻转的时钟信号VCOCLK。
[0193]第六DFF 1104和第九DFF 1107的Q输出端子都连接至第三EXORl 108的输入端子。
[0194]第三EXOR 1108的输出端子连接至延迟控制电路1109。
[0195]第三DFF 1101、第四 DFF 1102、第五 DFF 1103、第六 DFF 1104、第七 DFF 1105、第八DFF 1106和第九DFF 1107中的任一者都具有与图7的第一 DFF 701的构造相同的电路构造。
[0196]图12A和图12B分别是延迟量控制部1003的每个部分的时序图。
[0197]第三DFF 1101、第四DFF 1102和第五DFF 1103的时钟端子都接收通过使时钟信号VCOCLK的逻辑翻转而产生的信号I VC0CLK。换言之，在时钟信号VCOCLK的下降沿存储输入信号。
[0198]首先，延迟控制电路1109将可变延迟电路1004的延迟时间设定为长于假设的最佳移动时间Tsh。待CDR1001处理的预定的数据信号被提供作为数据信号DIN。如果延迟时间长于第一 DFF 701和第三DFF 1101中各者的最佳移动时间Tsh，如在图12B中所示，那么通过使时钟信号VCOCLK的逻辑翻转而产生的信号，VCOCLK的上升沿从最佳移动时间Tsh延迟，且因此第三DFF 1101输出稳定的输出信号Q'。同样，因为第四DFF 1102和第五DFF 1103也都输出稳定的输出信号，所以来自第六DFF 1104的输出信号QA的逻辑与来自第九DFF 1107的输出信号QB的逻辑相一致。因此，来自第三EXOR 1108的输出ERR被保持为逻辑“假”。
[0199]接着，延迟控制电路1109逐渐减少可变延迟电路1004的延迟时间。如果可变延迟电路1004的延迟时间短于第一DFF 701和第三DFF 1101中的各者的最佳移动时间Tsh，如图12A中所示，那么通过使时钟信号VCOCLK的逻辑翻转而产生的信号n VCOCLK的上升沿处于最佳移动时间Tsh的范围之内，并且因此第三DFF 1101引发亚稳态(图12A中的每个阴影部分)，这导致了输出信号V的输出电压不稳定。因此，来自第四DFF 1102和第五DFF 1103的输出都是不确定的(尽管输出L电平和H电平中的一种电平，但是输出哪一种电平是无法指定的)，并且因此来自第六DFF 1104的输出信号QA的逻辑与来自第九DFF 1107的输出信号QB的逻辑可能不一致。因此，在来自第三EXOR 1108的输出ERR中可能出现逻
辑“真”。
[0200]延迟控制电路1109在信号ERR中出现逻辑“真”的设定下设定可变延迟电路1004的延迟时间。
[0201]设置有三个D触发器，即，第三DFFl 101、第四DFFl 102和第五DFFl 103，它们均具有接收通过使时钟信号VCOCLK的逻辑翻转而产生的信号，VCOCLK的时钟端子。这样设置的一个原因是即使第三DFF1101是亚稳定的也防止了将被第三EXOR 1108接收的信号QA的亚稳态。这样的亚稳态导致电路的不稳定状态，而电路的不稳定状态可能导致第三EXOR1108和延迟控制电路1109中的各者的误操作。因此，将被第三EXOR 1108接收的信号QA被固定为L电平和H电平中的一者，从而避免了第三EXOR 1108和延迟控制电路1109中的各者的误操作。
[0202][第三实施例:数据发送/接收系统的整体构造]
[0203]图13是根据本发明的第三实施例的数据发送/接收系统1301的方框图。
[0204]数据发送单元1302包括数据发送部1303、编码器1304、串化器(SerialiZer)1305和发送PLL 1306。
[0205]数据发送部1303生成发送数据，该发送数据随后被提供至编码器1304。编码器1304以在一定数量的位之内连续“O”或“I”的编码方法对从数据发送部1303发送的数据进行编码。编码方法的示例可以包括8b/10b、64b/66b、EFM、(1,7)调制等。
[0206]从编码器1304输出的调制数据经过串化器1305的并串转换。此时，串化器1305使用从发送PLL1306输出的发送时钟以按照预定的位格式将时钟和调制数据布置在时间序列上，且由此输出包含时钟的数据信号。
[0207]数据接收单元1307接收从数据发送单元1302输出的数据信号。
[0208]数据接收单元1307包括放大器1308、CDR 1309、串并转换器910、解码器911和数据接收部912。
[0209]放大器1308将从串化器1305输出的差分输入数据信号放大成可由⑶R 1309接收的振幅水平。
[0210]⑶R 1309接收从放大器1308输出的数据信号。能够使用根据上述第一、第二和第三实施例的任何一种类型的⑶R作为⑶R 1309。
[0211]串并转换器1310接收从⑶R1309输出的再生的数据信号和再生的时钟信号。串并转换器1310对再生的数据信号进行串并转换。
[0212]解码器1311接收从串并转换器1310输出的调制数据。解码器1311按照由编码器1304进行的编码方法对上述调制数据进行解码(解调)。数据接收部1312接收由解码器1311解调的数据。
[0213]尽管在图13中所示的数据发送/接收系统1301是差分连接(differentialconnection)的方式,但是数据发送/接收系统1301可以是单相连接的方式。在此情况下，放大器1308不是必需的。[0214]尽管数据发送单元1302是通过信号线被连接至数据接收单元1307的，但是可以设置诸如光盘等存储介质来代替信号线。在这样的情况下，数据发送单元1302起到数据记录单元的作用，且数据接收单元1307起到数据再生单元的作用。
[0215]使用根据第一和第二实施例的一个相位比较电路作为数据接收单元1307的⑶R1309中的相位比较电路，从而能够实现不会受到电源电压变化的显著影响的、即便在低电压电源的条件下仍能够稳定地操作的数据接收单元1307。此外，⑶R 1309有助于减小数据发送/接收系统1301整体的成本，且有助于提高数据发送/接收系统1301的稳定性。
[0216]在上述各个实施例中，已经公开了相位比较电路。
[0217]为了使时钟时序余裕最大化，设置了延迟电路以使得在相位比较电路中再生成数据信号的D触发器准确地接收数据信号。
[0218]在第一实施例中，设置了具有与第一 DFF的构造相同构造的D锁存器来添加等于最佳移动时间的延迟时间，且固定与E端子相对应的端子的逻辑以使得数据信号恒定地输出至每个D锁存器。这样的电路构造使得能够在没有调节的情况下设定额外地设有最佳移动时间的延迟时间。
[0219]在第二实施例中，设置可变延迟电路1004和延迟量控制部1003来添加等于最佳移动时间的延迟时间。延迟量控制部1003包括均具有与第一 DFF的构造相同构造的DFF。另外，将通过翻转时钟信号VCOCLK的逻辑而产生的信号，VCOCLK提供给每个DFF以检测数据信号的转变时序，以此使EXOR检测出亚稳态的发生。这样的电路构造使得能够以简单的调节步骤设定额外地设有最佳移动时间的延迟时间。
[0220]在第三实施例中，在数据接收单元1307的CDR 1309中使用根据第一和第二实施例的其中一个相位比较电路，从而能够实现不会受到电源电压变化的显著影响的、并且减小了耗电量的数据接收单元907。这也有助于降低数据发送/接收系统1301整体的成本，且有助于提高数据发送/接收系统1301的稳定性。
[0221]尽管在上文中已经说明了本发明的示例性实施例，但是本发明不限于此，且包括在没有背离在随附的权利要求中所述的本发明的主旨的范围之内的其它变形、改变和应用示例。
[0222]例如，虽然在上述示例性实施例中为了便于理解本发明而具体地说明了单元和系统的结构的细节，但是本发明未必限定于具有所有所述结构的那样的实施例。此外，一个实施例的部分结构可以被另一个实施例的结构代替。此外，一个实施例的结构可以额外地设置有另一个实施例的结构。此外，每个实施例的部分结构可以额外地设置有另一个实施例的结构，省略另一个实施例的结构或被另一个实施例的结构所替代。
[0223]此外，示出的控制线和信息线是在说明中所必需的那些控制线和信息线，S卩，不一定示出了产品中的所有控制线和信息线。实际上，可以认为几乎所有的构造都是彼此互相连接的。
[0224]此外，本技术包括在本文中所述的和被并入本文中的各种实施例的一些或全部的任意可能的组合。
[0225]从本发明的上述示例性实施例中可知，能够实现至少下面的构造。
[0226](I) 一种相位比较器，其包括:
[0227]第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；[0228]第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；
[0229]延迟电路，所述延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；
[0230]第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和
[0231]第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
[0232](2)根据(I)所述的相位比较电路，其中，所述延迟电路使所述数据信号产生延迟，所述延迟等于或长于所述信号延迟时间和所述第一触发器的建立时间之和。
[0233](3)根据(I)所述的相位比较电路，
[0234]其中，所述第一触发器包括
[0235]第一 D锁存器,和
[0236]第二 D锁存器，且
[0237]其中，所述延迟电路包括
[0238]第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和
[0239]第四D锁存器，所述第四D锁存器具有与所述第二 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
[0240](4)根据(3)所述的相位比较电路，
[0241 ] 其中，所述第三D锁存器包括
[0242]第一传输门，所述第一传输门被构造为恒定地保持在导通状态，
[0243]第一非电路，所述第一非电路连接至所述第一传输门，
[0244]第二非电路，所述第二非电路连接至所述第一非电路，和
[0245]第三传输门，所述第三传输门连接至所述第二非门、所述第一传输门和所述第一非电路，且所述第三传输门被设置为恒定地保持在非导通状态，且
[0246]其中，所述第四D锁存器包括
[0247]第二传输门，所述第二传输门被设置为恒定地保持在导通状态，
[0248]第三非电路，所述第三非电路连接至所述第二传输门，
[0249]第四非电路，所述第四非电路连接至所述第三非电路，
[0250]第四传输门，所述第四传输门连接至所述第四非电路、所述第二传输门和所述第三非电路，且所述第四传输门被构造为恒定地保持在非导通状态，和
[0251]第五非电路，所述第五非电路连接至所述第四非电路、所述第二传输门和所述第
三非电路。
[0252](5)根据(3)所述的相位比较电路，
[0253]其中，所述第三D锁存器包括:
[0254]第一与非电路，所述第一与非电路具有被设置用来接收所述数据信号的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子，[0255]第二与非电路，所述第二与非电路具有连接至所述第一与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子，
[0256]第三与非电路，所述第三与非电路具有连接至所述第一与非电路的输出端子的第一输入端子，和
[0257]第四与非电路，所述第四与非电路具有连接至所述第二与非电路的输出端子的第一输入端子、连接至所述第三与非电路的输出端子的第二输入端子和连接至所述第三与非电路的第二输入端子的输出端子，并且
[0258]其中，所述第四D锁存器包括:
[0259]第五与非电路，所述第五与非电路具有连接至所述第三与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子，
[0260]第六与非电路，所述第六与非电路具有连接至所述第五与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子，
[0261]第七与非电路，所述第七与非电路具有连接至所述第五与非电路的所述输出端子的第一输入端子，
[0262]第八与非电路，所述第八与非电路具有连接至所述第六与非电路的输出端子的第一输入端子、连接至所述第七与非电路的输出端子的第二输入端子和连接至所述第七与非电路的第二输入端子的输出端子，和
[0263]非电路，所述非电路连接至所述第八与非电路的所述输出端子。
[0264](6)根据(3)所述的相位比较电路，其中，所述第三D锁存器包括
[0265]第一 P-沟道M0SFET，所述第一 P-沟道MOSFET具有连接至电源节点的源极，和被设置用来接收所述数据信号的栅极，
[0266]第二 P-沟道MOSFET，所述第二 -P沟道MOSFET具有连接至所述第一 P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑假的栅极，
[0267]第三N-沟道MOSFET，所述第三N-沟道MOSFET具有连接至所述第二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑真的栅极，
[0268]第四N-沟道M0SFET，所述第四N-沟道MOSFET具有连接至所述第三N-沟道MOSFET的源极的漏极、被设置用来接收所述数据信号的栅极和连接至接地节点的源极，
[0269]第五P-沟道M0SFET，所述第五P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第二 P-沟道MOSFET的漏极的栅极，
[0270]第六N-沟道MOSFET，所述第六N-沟道MOSFET具有连接至所述第五P-沟道MOSFET的漏极的漏极、连接至所述第二 P-沟道MOSFET的漏极的栅极和连接到所述接地节点的源极，
[0271]第七P-沟道M0SFET，所述第七P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第五P-沟道MOSFET的漏极的栅极，
[0272]第八P-沟道M0SFET，所述第八P-沟道MOSFET具有连接至所述第七P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑真的栅极，
[0273]第九N-沟道M0SFET，所述第九N-沟道MOSFET具有连接至所述第八P-沟道MOSFET的漏极和所述第二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑假的栅极，和[0274]第十N-沟道MOSFET，所述第十N-沟道MOSFET具有连接至所述第九N-沟道MOSFET的源极的漏极、连接至所述第五P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极。
[0275](7)根据(6)所述的相位比较电路，其中，所述第四D锁存器具有与所述第三D锁存器的电路构造等同的电路构造。
[0276]( 8 )根据(6 )所述的相位比较电路，其中，所述第四D锁存器包括
[0277]第H^一 P-沟道MOSFET，所述第十一 P-沟道MOSFET具有连接至所述电源节点的源极，和被设置用来恒定地保持为逻辑假的栅极，
[0278]第十二 P-沟道M0SFET，所述第十二 P-沟道MOSFET具有连接至所述第十一 P-沟道MOSFET的漏极的源极，和连接到所述第二 P-沟道MOSFET的漏极的栅极，
[0279]第十三N-沟道MOSFET，所述第十三N-沟道MOSFET具有连接至所述第十二 P-沟道MOSFET的漏极的漏极，和连接至所述第二 P-沟道MOSFET的漏极的栅极，
[0280]第十四N-沟道M0SFET，所述第十四N-沟道MOSFET具有连接至所述第十三N-沟道MOSFET的源 极的漏极、被设置用来恒定地保持为逻辑真的栅极和连接至所述接地节点的源极，
[0281]第十五P-沟道MOSFET，所述第十五P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十二 P-沟道MOSFET的漏极的栅极，
[0282]第十六N-沟道MOSFET，所述第十六N-沟道MOSFET具有连接至所述第十五P-沟道MOSFET的漏极的漏极、连接至所述第十二 P-沟道MOSFET的漏极的栅极和连接到所述接地节点的源极，
[0283]第十七P-沟道MOSFET，所述第十七P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十五P-沟道MOSFET的漏极的栅极，
[0284]第十八P-沟道M0SFET，所述第十八P-沟道MOSFET具有连接至所述第十七P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑真的栅极，
[0285]第十九N-沟道M0SFET，所述第十九N-沟道MOSFET具有连接至所述第十八P-沟道MOSFET的漏极和所述第十二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑假的栅极，和
[0286]第二十N-沟道M0SFET，所述第二十N-沟道MOSFET具有连接至所述第十九N-沟道MOSFET的源极的漏极、连接至所述第十五P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极。
[0287]( 9 )根据(2 )所述的相位比较电路，其中，所述延迟电路是被设置用来由延迟量控制部可变地控制延迟时间的可变延迟电路，所述延迟量控制部被设置用来设定所述延迟时间。
[0288](10)根据(9)所述的相位比较电路，其中，所述延迟量控制部包括:
[0289]第三触发器，所述第三触发器具有与所述第一触发器的电路构造相同的电路构造，且具有被设置用来接收所述数据信号的D端子和被设置用来接收作为所述时钟信号的所述逻辑翻转的所述信号的时钟端子，和
[0290]延迟控制电路，所述延迟控制电路被设置用来检测出所述第三触发器发生了建立时间或保持时间的时序冲突，并且可变地控制所述延迟时间。[0291 ] (11) 一种数据接收单元，其包括:
[0292]时钟和数据恢复电路，所述时钟和数据恢复电路包含相位比较电路、振荡器、分频器、频率相位比较电路、锁定检测器和多路复用器；
[0293]串并转换器；和
[0294]解码器，
[0295]其中，所述相位比较电路包括
[0296]第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；
[0297]第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；
[0298]延迟电路，延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；
[0299]第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和
[0300]第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号，
[0301]所述振荡器被设置用来输出所述时钟信号，
[0302]所述分频器被设置用来输出反馈时钟信号，所述反馈时钟信号是以预定的划分比划分的所述时钟信号，
[0303]所述频率相位比较电路被设置用来输出与所述数据信号和所述反馈时钟信号之间的频率差和相位差相对应的信号，
[0304]所述锁定检测器被设置用来输出表示所述数据信号与所述反馈时钟信号间的所述频率差和所述相位差的各者是否在预定的范围之内的判定信号，且
[0305]所述多路复用器被设置用来接收所述判定信号，且选择来自所述相位比较电路的信号和来自所述频率相位比较电路的信号中的一者，
[0306]其中，所述串并转换器被设置用来利用所述时钟信号对所述数据信号进行串并转换，且
[0307]其中，所述解码器被设置用来对从所述串并转换器输出的调制数据进行解码。
[0308]( 12 )根据(11)所述的数据接收单元，还包括:
[0309]电荷泵，所述电荷泵被设置用来接收所述多路复用器的输出信号，和
[0310]环路滤波器，所述环路滤波器被设置用来平滑所述电荷泵的输出信号且将经过平滑的信号提供给所述振荡器，
[0311]其中，所述振荡器是压控振荡器。
[0312](13)根据(12)所述的数据接收单元，其中，所述延迟电路使所述数据信号产生延迟，所述延迟等于或长于所述信号延迟时间与所述第一触发器的建立时间之和。
[0313]( 14)根据(12)所述的数据接收单元，
[0314]其中，所述第一触发器包括
[0315]第一 D锁存器,和
[0316]第二 D锁存器，且
[0317]其中，所述延迟电路包括[0318]第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和
[0319]第四D锁存器，所述第四D锁存器具有与所述第二 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
[0320](15)根据(12)所述的数据接收单元，还包括被设置用来设定所述延迟时间的延迟星控制部，
[0321]其中，所述延迟电路是被设置用来由所述延迟量控制部可变地控制延迟时间的可变延迟电路。
[0322](16) 一种相位比较电路，其包括:
[0323]第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号；
[0324]第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号；
[0325]延迟电路，所述延迟电路的逻辑步骤数等于或大于所述第一触发器的逻辑步骤数，并且所述延迟电路被设置用来将延迟时间赋予所述数据信号；
[0326]第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和
[0327]第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
[0328](17)根据(16)所述的相位比较电路，
[0329]其中，所述第一触发器包括
[0330]第一 D锁存器,和
[0331 ] 第二 D锁存器，且其中，所述延迟电路包括
[0332]第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和
[0333]第四D锁存器，所述第四D锁存器具有与所述第二 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
[0334]本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
[0335]本申请主张享有于2013年I月21日提交的日本优先权专利申请JP2013-8098的优先权，并且将该日本优先权申请的全部内容以引用的方式并入本文。
【权利要求】
1.一种相位比较器，其包括: 第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号； 第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号； 延迟电路，所述延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和 第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
2.根据权利要求1所述的相位比较电路，其中，所述延迟电路使所述数据信号产生延迟，所述延迟等于或长于所述信号延迟时间和所述第一触发器的建立时间之和。
3.根据权利要求1或2所述的相位比较电路，所述延迟电路包括第一延迟电路和第二延迟电路，所述第二延迟电路被级联至所述第一延迟电路。
4.根据权利要求1所述的相位比较电路， 其中，所述第一触发器包括 第一 D锁存器,和 第二D锁存器，且 其中，所述延迟电路包括 第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和 第四D锁存器，所述第四D锁存器具有与所述第二D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
5.根据权利要求4所述的相位比较电路， 其中，所述第三D锁存器包括 第一传输门，所述第一传输门被构造为恒定地保持在导通状态， 第一非电路，所述第一非电路连接至所述第一传输门， 第二非电路，所述第二非电路连接至所述第一非电路，和 第三传输门，所述第三传输门连接至所述第二非门、所述第一传输门和所述第一非电路，且所述第三传输门被设置为恒定地保持在非导通状态，且其中，所述第四D锁存器包括 第二传输门，所述第二传输门被设置为恒定地保持在导通状态， 第三非电路，所述第三非电路连接至所述第二传输门， 第四非电路，所述第四非电路连接至所述第三非电路， 第四传输门，所述第四传输门连接至所述第四非电路、所述第二传输门和所述第三非电路，且所述第四传输门被构造为恒定地保持在非导通状态，和 第五非电路，所述第五非电路连接至所述第四非电路、所述第二传输门和所述第三非电路。
6.根据权利要求4所述的相位比较电路，其中，所述第三D锁存器包括: 第一与非电路，所述第一与非电路具有被设置用来接收所述数据信号的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子， 第二与非电路，所述第二与非电路具有连接至所述第一与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子， 第三与非电路，所述第三与非电路具有连接至所述第一与非电路的输出端子的第一输入端子，和 第四与非电路，所述第四与非电路具有连接至所述第二与非电路的输出端子的第一输入端子、连接至所述第三与非电路的输出端子的第二输入端子和连接至所述第三与非电路的第二输入端子的输出端子，并且其中，所述第四D锁存器包括: 第五与非电路，所述第五与非电路具有连接至所述第三与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子， 第六与非电路，所述第六与非电路具有连接至所述第五与非电路的输出端子的第一输入端子，和被设置用来恒定地保持为逻辑真的第二输入端子， 第七与非电路，所述第七与非电路具有连接至所述第五与非电路的所述输出端子的第一输入端子， 第八与非电路，所述第 八与非电路具有连接至所述第六与非电路的输出端子的第一输入端子、连接至所述第七与非电路的输出端子的第二输入端子和连接至所述第七与非电路的第二输入端子的输出端子，和 非电路，所述非电路连接至所述第八与非电路的所述输出端子。
7.根据权利要求4所述的相位比较电路，其中，所述第三D锁存器包括第一 P-沟道MOSFET，所述第一 P-沟道MOSFET具有连接至电源节点的源极，和被设置用来接收所述数据信号的栅极， 第二 P-沟道M0SFET，所述第二 -P沟道MOSFET具有连接至所述第一 P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑假的栅极， 第三N-沟道M0SFET，所述第三N-沟道MOSFET具有连接至所述第二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑真的栅极， 第四N-沟道MOSFET，所述第四N-沟道MOSFET具有连接至所述第三N-沟道MOSFET的源极的漏极、被设置用来接收所述数据信号的栅极和连接至接地节点的源极， 第五P-沟道M0SFET，所述第五P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第二 P-沟道MOSFET的漏极的栅极， 第六N-沟道M0SFET，所述第六N-沟道MOSFET具有连接至所述第五P-沟道MOSFET的漏极的漏极、连接至所述第二 P-沟道MOSFET的漏极的栅极和连接到所述接地节点的源极，第七P-沟道M0SFET，所述第七P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第五P-沟道MOSFET的漏极的栅极， 第八P-沟道M0SFET，所述第八P-沟道MOSFET具有连接至所述第七P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑真的栅极， 第九N-沟道M0SFET，所述第九N-沟道MOSFET具有连接至所述第八P-沟道MOSFET的漏极和所述第二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑假的栅极，和 第十N-沟道M0SFET，所述第十N-沟道MOSFET具有连接至所述第九N-沟道MOSFET的源极的漏极、连接至所述第五P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极。
8.根据权利要求7所述的相位比较电路，其中，所述第四D锁存器具有与所述第三D锁存器的电路构造等同的电路构造。
9.根据权利要求7所述的相位比较电路，其中，所述第四D锁存器包括 第H^一 P-沟道M0SFET，所述第十一 P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第二 P-沟道MOSFET的漏极的栅极， 第十二 P-沟道M0SFET，所述第十二 P-沟道MOSFET具有连接至所述第十一 P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑假的栅极， 第十三N-沟道M0SFET，所述第十三N-沟道MOSFET具有连接至所述第十二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑真的栅极， 第十四N-沟道M0SFET，所述第十四N-沟道MOSFET具有连接至所述第十三N-沟道MOSFET的源极的漏极、连接至所述第二 P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极， 第十五P-沟道MOSFET，所述第十五P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十二 P-沟道MOSFET的漏极的栅极， 第十六N-沟道M0SFET，所述第十六N-沟道MOSFET具有连接至所述第十五P-沟道MOSFET的漏极的漏极、连接至所述第十二 P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极， 第十七P-沟道MOSFET，所述第十七P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十五P-沟道MOSFET的漏极的栅极， 第十八P-沟道M0SFET，所述第十八P-沟道MOSFET具有连接至所述第十七P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑真的栅极， 第十九N-沟道M0SFET，所述第十九N-沟道MOSFET具有连接至所述第十八P-沟道MOSFET的漏极和所述第十二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑假的栅极，和 第二十N-沟道M0SFET，所述第二十N-沟道MOSFET具有连接至所述第十九N-沟道MOSFET的源极的漏极、连接至所述第十五P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极。
10.根据权利要求7所述的相位比较电路，其中，所述第四D锁存器包括 第H^一 P-沟道M0SFET，所述第十一 P-沟道MOSFET具有连接至所述电源节点的源极，和被设置用来恒定地保持为逻辑假的栅极， 第十二 P-沟道M0SFET，所述第十二 P-沟道MOSFET具有连接至所述第十一 P-沟道MOSFET的漏极的源极，和 连接至所述第二 P-沟道MOSFET的漏极的栅极， 第十三N-沟道M0SFET，所述第十三N-沟道MOSFET具有连接至所述第十二 P-沟道MOSFET的漏极的漏极，和连接至所述第二 P-沟道MOSFET的漏极的栅极， 第十四N-沟道M0SFET，所述第十四N-沟道MOSFET具有连接至所述第十三N-沟道MOSFET的源极的漏极、被设置用来恒定地保持为逻辑真的栅极和连接至所述接地节点的源极， 第十五P-沟道MOSFET，所述第十五P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十二 P-沟道MOSFET的漏极的栅极， 第十六N-沟道M0SFET，所述第十六N-沟道MOSFET具有连接至所述第十五P-沟道MOSFET的漏极的漏极、连接至所述第十二 P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极， 第十七P-沟道MOSFET，所述第十七P-沟道MOSFET具有连接至所述电源节点的源极，和连接至所述第十五P-沟道MOSFET的漏极的栅极， 第十八P-沟道M0SFET，所述第十八P-沟道MOSFET具有连接至所述第十七P-沟道MOSFET的漏极的源极，和被设置用来恒定地保持为逻辑真的栅极， 第十九N-沟道M0SFET，所述第十九N-沟道MOSFET具有连接至所述第十八P-沟道MOSFET的漏极和所述第十二 P-沟道MOSFET的漏极的漏极，和被设置用来恒定地保持为逻辑假的栅极，和 第二十N-沟道M0SFET，所述第二十N-沟道MOSFET具有连接至所述第十九N-沟道MOSFET的源极的漏极、连接至所述第十五P-沟道MOSFET的漏极的栅极和连接至所述接地节点的源极。
11.根据权利要求2所述的相位比较电路，其中，所述延迟电路是被设置用来由延迟量控制部可变地控制延迟时间的可变延迟电路，所述延迟量控制部被设置用来设定所述延迟时间。
12.根据权利要求11所述的相位比较电路，其中，所述延迟量控制部包括: 第三触发器，所述第三触发器具有与所述第一触发器的电路构造相同的电路构造，且具有被设置用来接收所述数据信号的D端子和被设置用来接收作为所述时钟信号的所述逻辑翻转的所述信号的时钟端子，和 延迟控制电路，所述延迟控制电路被设置用来检测出所述第三触发器发生了建立时间或保持时间的时序冲突，并且可变地控制所述延迟时间。
13.一种数据接收单元，其包括: 时钟和数据恢复电路，所述时钟和数据恢复电路包含相位比较电路、振荡器、分频器、频率相位比较电路、 锁定检测器和多路复用器； 串并转换器；和 解码器， 其中，所述相位比较电路包括 第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号； 第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号； 延迟电路，延迟电路被设置用来将延迟时间赋予所述数据信号，所述延迟时间等于或长于从所述第一触发器的时钟端子到所述第一触发器的Q输出端子的信号延迟时间；第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号， 所述振荡器被设置用来输出所述时钟信号， 所述分频器被设置用来输出反馈时钟信号，所述反馈时钟信号是以预定的划分比划分的所述时钟信号， 所述频率相位比较电路被设置用来输出与所述数据信号和所述反馈时钟信号之间的频率差和相位差相对应的信号， 所述锁定检测器被设置用来输出表示所述数据信号与所述反馈时钟信号间的所述频率差和所述相位差的各者是否在预定的范围之内的判定信号，且 所述多路复用器被设置用来接收所述判定信号，且选择来自所述相位比较电路的信号和来自所述频率相位比较电路的信号中的一者， 其中，所述串并转换器被设置用来利用所述时钟信号对所述数据信号进行串并转换，且 其中，所述解码器被设置用来对从所述串并转换器输出的调制数据进行解码。
14.根据权利要求13所述的数据接收单元，还包括: 电荷泵，所述电荷泵被设置用来接收所述多路复用器的输出信号，和环路滤波器，所述环路滤波器被设置用来平滑所述电荷泵的输出信号且将经过平滑的信号提供给所述振荡器， 其中，所述振荡器是压控振荡器。
15.根据权利要求14所述的数据接收单元，其中，所述延迟电路使所述数据信号产生延迟，所述延迟等于或长于所述信号延迟时间与所述第一触发器的建立时间之和。
16.根据权利要求14所述的数据接收单元， 其中，所述第一触发器包括 第一 D锁存器,和 第二D锁存器，且 其中，所述延迟电路包括 第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和 第四D锁存器，所述第四D锁存器具有与所述第二 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
17.根据权利要求14所述的数据接收单元，还包括被设置用来设定所述延迟时间的延迟量控制部， 其中，所述延迟电路是被设置用来由所述延迟量控制部可变地控制延迟时间的可变延迟电路。
18.一种相位比较电路，其包括: 第一触发器，所述第一触发器被设置用来接收数据信号和时钟信号； 第二触发器，所述第二触发器被设置用来接收所述第一触发器的输出信号以及作为所述时钟信号的逻辑翻转的信号； 延迟电路，所述延迟电路的逻辑步骤数等于或大于所述第一触发器的逻辑步骤数，并且所述延迟电路被设置用来将延迟时间赋予所述数据信号； 第一异或电路，所述第一异或电路被设置用来接收所述延迟电路的输出信号和所述第一触发器的输出信号；和 第二异或电路，所述第二异或电路被设置用来接收所述第一触发器的输出信号和所述第二触发器的输出信号。
19.根据权利要求18所述的相位比较电路， 其中，所述第一触发器包括 第一 D锁存器,和 第二 D锁存器，且 其中，所述延迟电路包括 第三D锁存器，所述第三D锁存器具有与所述第一 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第一 D锁存器保持恒定地处于使能状态的逻辑信号，和 第四D锁存器，所述第四D锁存器具有与所述第二 D锁存器的电路构造相同的电路构造，且被设置用来接收使所述第二 D锁存器保持恒定地处于使能状态的逻辑信号。
【文档编号】H03K5/22GK103944543SQ201410015481
【公开日】2014年7月23日 申请日期:2014年1月14日 优先权日:2013年1月21日
【发明者】丸子健一 申请人:索尼公司