一种基于fpga的ccd动态高精度时序信号产生电路的制作方法
【专利摘要】本发明一种基于FPGA的CCD动态高精度时序信号产生电路，包括数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元。采用数字时钟管理单元动态配置产生时钟频率可变的主时钟，用于产生像元时钟；主时钟经过分频器单元产生相位差固定的源信号；然后使用通道延时精调单元实现对高速驱动信号的精确调节，其中通道延时精调单元由8步延时微调子单元和16选1数据选择器组成；最后在组合逻辑单元控制下，对经过精确调节的源信号进行异或和同或运算，产生相应驱动信号，用于CCD动态高精度时序控制。
【专利说明】—种基于FPGA的CCD动态高精度时序信号产生电路
【技术领域】
[0001]本发明属于航天遥感器【技术领域】，涉及一种基于FPGA的CCD动态高精度时序信号产生电路。
【背景技术】
[0002]CXD芯片是航天遥感相机视频电子系统中的关键器件。在航天遥感相机视频电子系统中，CCD传感器在FPGA时序逻辑控制下接收来自光学系统的光信号，完成光信号到电信号的转换，将转换后的电信号经过信号处理器相关双采样、A/D转换等操作后转换为数字信号，再传送给FPGA芯片进行数字信号处理，完成多路图像信号的合成、图像处理及输出成像。其中FPGA芯片是系统的控制核心，用于产生CXD传感器控制时序，产生信号处理器控制时序，产生多路图像数据合成、图像处理及数传时序，航天遥感相机视频电子系统原理框图如图1所示。由于航天遥感相机应用环境要求较高，为了获得高质量、高分辨率遥感图像，在视频电子系统的研制过程中，需要对系统控制核心FPGA芯片产生的CCD控制时序进行精确调节，一些高速驱动信号的精度需要控制在±250ps之内。为了满足航天遥感相机高实效性和高分辨率的要求，供给CCD工作的驱动信号要具有高速、高质量的特点，传统的单纯通过FPGA逻辑产生CXD时序信号已经不能满足需求，有必要进行改进。
【发明内容】
[0003]本发明解决的技术问题是:克服现有技术的不足，提供一种基于FPGA的CCD动态闻精度时序彳目号广生电路，实现了对应用于航天相机视频电子系统的CCD进行动态闻精度时序控制。
[0004]本发明的技术方案是:一种基于FPGA的CCD动态高精度时序信号产生电路，包括数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元；
[0005]数字时钟管理单元利用DCM的动态配置特性产生时钟频率可变的主时钟，送至分频器单元；
[0006]由数字时钟管理单元产生的频率可变的主时钟经分频器单元后产生两路高速驱动源信号CR_P、CR_N,并送至通道延时精调单元；
[0007]通道延时精调单元对两路高速驱动源信号CR_P、CR_N分别进行调节，选取相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8，送至组合逻辑单元；其中所述两组高速驱动源信号CR_P1?CR_P8和CR_N1?CR_N8是——对应的，即CR_P1与CR_N2相位差为90°，CR_P2与CR_N1相位差为90°，CR_P3与CR_N4相位差为90°，CR_P4与CR_N3相位差为90°，CR_P5与CR_N6相位差为90°，CR_P6与CR_N5相位差为90°，CR_P7与CR_N8相位差为90°，CR_P8与CR_N7相位差为90° ;
[0008]组合逻辑单元对两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8两两进行同或、异或运算，产生CXD水平转移信号CRl和CR2，并发送给外部CXD驱动电路进行CXD时序控制；所述信号 CRl 包括 CR1SL、CR1SR、CR1BL、CR1BR,信号 CR2 包括 CR2SL、CR2SR、CR2BL、CR2BR，其中 CR_P1 与 CR_N2 同或产生 CR1SL，CR_P2 与 CR_N1 异或产生 CR2SL，CR_P3 与 CR_N4 同或产生 CR1SR，CR_P4 与 CR_N3 异或产生 CR2SR，CR_P5 与 CR_N6 同或产生 CR1BL，CR_P6与CR_N5异或产生CR2BL，CR_P7与CR_N8同或产生CR1BR，CR_P8与CR_N7异或产生CR2BR。
[0009]所述的分频器单元包括4位计数器；主时钟信号进入分频器单元，由4位计数器产生两路16分频高速驱动源信号CR_P、CR_N。
[0010]所述的通道延时精调单元包括至少16个8步延时微调子单元和第一数据选择器；每个8步延时微调子单元包括8个延迟单元和第二数据选择器，8个延迟单元顺序相连，同时每个延迟单元的输出端均与第二数据选择器相连；每个第二数据选择器的输出端均连接至第一数据选择器；两路高速驱动源信号CR_P、CR_N分别进入各自的通道延时精调单元，通过各自的8步延时微调子单元进行延时微调操作，输出不同延时的调节信号，并依次通过各自的第一数据选择器、第二数据选择器，选择出相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8。
[0011]本发明与现有技术相比的优点在于:
[0012]1、本发明提高了航天遥感相机视频电子系统CCD高速驱动信号的控制精度，高低电平占空比控制在(50±0.5) %，高速驱动信号的相对相位精确可调，20MHz高速驱动信号下占空比的误差在±250ps之内；
[0013]2、本发明降低了航天遥感相机视频电子系统时序信号产生电路的复杂度，减少了外围器件的使用量，从而降低了相机视频电子系统的研制成本；
[0014]3、本发明可以针对Xi I inx公司不同型号的FPGA，进行FPGA软件更改，也可以应用于Altera和Actel公司的FPGA产品，通用性强,操作简单,能满足航天遥感相机视频电子系统对FPGA的需求。
【专利附图】
【附图说明】
[0015]图1为遥感相机视频电子系统原理框图；
[0016]图2为本发明专利工作示意图；
[0017]图3为通道延时精调单元内部结构示意图；
[0018]图4为8步延时微调子单元内部结构示意图；
[0019]图5为16选I数据选择器设计方案示意图；
[0020]图6为组合逻辑单元实现示意图。
【具体实施方式】
[0021]如图2工作示意图所示，本发明一种基于FPGA的C⑶动态高精度时序信号产生电路，由数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元，还包括RS-232控制单元。在数字时钟管理单元控制下，利用DCM的动态配置特性产生时钟频率可变的主时钟，具体实现为利用DCM进行输出信号CLKFX动态配置的功能，对系统输入的160MHz晶振时钟进行分频调节，具体的分频系数从RS-232控制单元获取，产生40-160MHZ范围内动态可调主时钟，用于产生5-20MHZ内可变像元时钟频率，其中，160MHz主时钟用于产生20MHz的CXD水平转移信号，40MHz主时钟用于产生5MHz的CXD水平转移信号。
[0022]由数字时钟管理单元产生的主时钟进入分频器单元后，产生两路高速驱动源信号CR_P、CR_N,并送至通道延时精调单元。分频器单元由4位计数器和2个比较逻辑单元组成，具体实现过程为:在主时钟下对4位计数器进行循环往复O?15计数，使用此计数器对主时钟进行16分频，在比较器控制下产生CR_P、CR_N源信号，其中CR_P信号在计数器值为O?7时为低电平，其余数值时为高电平，CR_N信号在计数器值为4?11时为低电平，其余数值时为高电平。这里，在Xilinx公司集成开发环境ISE Design Suite下对分频器进行综合和布局布线时，将比较器与计数器的位置进行相对位置约束，保证信号输出的一致性。利用ISE Design Suite下工具FPGA Editor观察底层布局布线，获取两路高速驱动源信号CR_P、CR_N的延时情况，并用手动微调进行控制，保证CR_P、CR_N信号延时基本一致。
[0023]通道延时精调单元对两路高速驱动源信号CR_P、CR_N分别进行调节，选取相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_NS，送至组合逻辑单元。通道延时精调单元包括至少16个8步延时微调子单元和第一数据选择器；每个8步延时微调子单元包括8个延迟单元和第二数据选择器，8个延迟单元顺序相连，同时每个延迟单元的输出端均与第二数据选择器相连；每个第二数据选择器的输出端均连接至第一数据选择器；两路高速驱动源信号CR_P、CR_N分别进入各自的通道延时精调单元，通过各自的8步延时微调子单元进行延时微调操作，输出不同延时的调节信号，并依次通过各自的第一数据选择器、第二数据选择器，选择出相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8，这里CR_P1?CR_P8和CR_N1?CR_N8是——对应的，即CR_P1对应CR_N2，CR_P2对应CR_N1，CR_P3对应CR_N4, CR_P4 对应 CR_N3，CR_P5 对应 CR_N6，CR_P6 对应 CR_N5，CR_P7 对应 CR_N8，CR_P8 对应CR_N7,且每组对信号间相位差为90°。通道延时精调单元如图3所示,对输入的CR上升/下降沿控制信号CR_P或CR_N，用16个布局位置不同的“8步延时微调子单元”进行延时微调操作，输出16种不同延时的调节信号，最后通过8个复用的第一数据选择器“16选I信号选择器”选择输出一组CR_P1?CR_P8或CR_N1?CR_N8信号。
[0024]其中8步延时微调子单元内部结构如图4所示,在Xilinx公司的Virtex IV系列FPGA XC4VSX55-10FF1148的内部资源中，利用FPGA内部CLB中延时元件LUT、移位寄存器及内部信号缓冲器buf来产生8步微调延时结构。将CLB中的8个这样的延时元件顺序相连，并进行相对位置约束来限定各个延时元件在CLB中的位置。同时，利用FPGA内部CLB中的选择器MUX，一共7个，可以搭建8选I的第二数据选择器，同样利用相对位置约束将这些MUX底层器件限定在一个CLB中。
[0025]在8步延时微调单元的设计中，添加位置约束可以将精调步长控制在400ps左右，调节范围为3.5ns。为获取更小的调节步长，对“8步延时微调子单元”进行16次复用，并在底层对这16个子单元进行手动布局，使CR_P (或CR_N)信号输入16个“8步延时微调子单元”的走线依次相差lOOps，以此产生128个不同的延时信号，步长精度可以降低为IOOps左右。
[0026]通道延时精调单元内部后端，利用8个复用的第一数据选择器“16选I数据选择器”，对16路相位微调信号进行选择输出。为保证数据选择器内部走线延迟的一致性，设计中对第一数据选择器进行布局布线控制，并将此设计封装成相对独立的物理宏，在HDL编码和FPGA底层编辑器中实例化。如图5所示，第一数据选择器利用15个二选一数据选择器通过级联方式搭建而成，由于FPGA内部CLB中的专用LUT、16位移位寄存器、MUXF5、MUXF6和MUXF7元件都可以配置为二选一数据选择器，在I个CLB中即可完成一个第一数据选择器设计，从而避免了跨CLB走线的情况，减小了数据选择器内部走线延迟，从而减小了对整个通道延时精调单元设计中信号走线延时的影响，并保证了 8个第一数据选择器的一致性。
[0027]组合逻辑单元对两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8两两进行异或或同或运算，产生CXD水平转移信号CRl和CR2，并将水平转移信号CRl和CR2发送给CXD驱动电路进行CXD时序控制。如图2所示，在组合逻辑单元，由4个异或运算单元和4个同或运算单元，对两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8信号两两进行操作，最终输出相位一致的CR1，CR2信号，这里CRl包括CR1SL、CR1SR、CR1BL、CR1BR, CR2包括 CR2SL、CR2SR、CR2BL、CR2BR，其中 CR_P1 与 CR_N2 同或产生 CR1SL，CR_P2 与 CR_N1 异或产生 CR2SL，CR_P3 与 CR_N4 同或产生 CR1SR，CR_P4 与 CR_N3 异或产生 CR2SR，CR_P5 与 CR_N6 同或产生 CR1BL，CR_P6 与 CR_N5 异或产生 CR2BL，CR_P7 与 CR_N8 同或产生 CR1BR，CR_P8与CR_N7异或产生CR2BR。
[0028]CRl信号产生时序如图6所示，延时调整前的CR_P信号和调整后的CR_P信号分别与CR_N信号进行同或操作，可以得到调整前的CRl信号和调整后的CRl信号，由图可以看出CR_P相位调整对CRl占空比的影响。通过调整CR_P信号和CR_N信号的相对相位，就可以获得高低电平占空比控制在(50±0.5)%内的CRl和CR2驱动信号。为保证CR1、CR2信号产生单元走线的一致性，利用FPGA内部CLB中的2输入LUT完成异或(XOR)和同或(NOR)操作，这里将I个LUT配置为I个异或逻辑运算单元或I个同或逻辑运算单元。
[0029]结合上述措施，最终实现航天相机视频电子系统的CXD像元时钟可调，产生高精度时序驱动信号。
[0030]本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
【权利要求】
1.一种基于FPGA的CCD动态高精度时序信号产生电路，其特征在于:包括数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元； 数字时钟管理单元利用DCM的动态配置特性产生时钟频率可变的主时钟，送至分频器单元； 由数字时钟管理单元产生的频率可变的主时钟经分频器单元后产生两路高速驱动源信号CR_P、CR_N,并送至通道延时精调单元； 通道延时精调单元对两路高速驱动源信号CR_P、CR_N分别进行调节，选取相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8，送至组合逻辑单元；其中所述两组高速驱动源信号CR_P1?CR_P8和CR_N1?CR_N8是——对应的，即CR_P1与CR_N2相位差为90°，CR_P2与CR_N1相位差为90°，CR_P3与CR_N4相位差为90°，CR_P4与CR_N3相位差为90°，CR_P5与CR_N6相位差为90°，CR_P6与CR_N5相位差为90°，CR_P7与CR_N8相位差为90°，CR_P8与CR_N7相位差为90° ; 组合逻辑单元对两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8两两进行同或、异或运算，产生CXD水平转移信号CRl和CR2，并发送给外部CXD驱动电路进行CXD时序控制；所述信号 CRl 包括 CR1SL、CR1SR、CR1BL、CR1BR,信号 CR2 包括 CR2SL、CR2SR、CR2BL、CR2BR，其中 CR_P1 与 CR_N2 同或产生 CR1SL，CR_P2 与 CR_N1 异或产生 CR2SL，CR_P3 与 CR_N4 同或产生 CR1SR，CR_P4 与 CR_N3 异或产生 CR2SR，CR_P5 与 CR_N6 同或产生 CR1BL，CR_P6与CR_N5异或产生CR2BL，CR_P7与CR_N8同或产生CR1BR，CR_P8与CR_N7异或产生CR2BR。
2.根据权利要求1所述的一种基于FPGA的CCD动态高精度时序信号产生电路，其特征在于:所述的分频器单元包括4位计数器；主时钟信号进入分频器单元，由4位计数器产生两路16分频高速驱动源信号CR_P、CR_N。
3.根据权利要求1所述的一种基于FPGA的CCD动态高精度时序信号产生电路，其特征在于:所述的通道延时精调单元包括至少16个8步延时微调子单元和第一数据选择器；每个8步延时微调子单元包括8个延迟单元和第二数据选择器，8个延迟单元顺序相连，同时每个延迟单元的输出端均与第二数据选择器相连；每个第二数据选择器的输出端均连接至第一数据选择器；两路高速驱动源信号CR_P、CR_N分别进入各自的通道延时精调单元，通过各自的8步延时微调子单元进行延时微调操作，输出不同延时的调节信号，并依次通过各自的第一数据选择器、第二数据选择器，选择出相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1?CR_P8、CR_N1?CR_N8。
【文档编号】H03K17/296GK103780236SQ201410048597
【公开日】2014年5月7日 申请日期:2014年2月12日 优先权日:2014年2月12日
【发明者】翟国芳, 包斌, 万旻, 韩志学, 李强 申请人:北京空间机电研究所