电压发生器、开关和数据转换器电路的制作方法
【专利摘要】一种数据转换器可以包括电阻器网络、连接至所述电阻器网络并且具有多个开关电路(每个具有NMOS和PMOS开关晶体管)的开关网络、以及产生用于驱动所述开关电路中的至少一个的所述NMOS或PMOS开关晶体管中的至少一个的栅极的驱动电压的电压发生器。所述电压发生器可以包括第一对晶体管和第二对晶体管，每对晶体管具有连接的控制端子并且被连接至第二NMOS或PMOS晶体管、第一或第二电阻器、以及另一对晶体管。所述第一和第二电阻器可以具有基本上相等的电阻值。所述第二NMOS晶体管的宽-长比与所述第二PMOS晶体管的宽-长比的比率可以基本上等于所述开关电路NMOS晶体管与所述开关电路PMOS晶体管的此类比率。
【专利说明】电压发生器、开关和数据转换器电路
[0001]发明背景
[0002]开关网络经常用于诸如数字模拟转换器和模拟数字转换器的数据转换器以基于数字字的单个位值选择性地连接转换器内的电阻器、电流和电压。在通常情况下，单极双掷开关基于给定的位值将电阻器的一个端子连接至两个不同的电压中的任一个，诸如参考电压和接地端。单极双掷开关通常使用一对互补的MOS晶体管(其包括NMOS和PMOS晶体管)而实施，其中源极和漏极连接至电阻器端子和电压，并且栅极连接至来源于对应的数字位的一对互补的控制信号。
[0003]这些结构的一个问题是，为了保持转换器的线性和其它性能度量标准，互补MOS开关晶体管的每个当被激活以将电阻器连接至相应的电压时通常应呈现从源极至漏极的相同的“导通”电阻。然而，在对称地类似条件下，NMOS和PMOS晶体管在驱动时经常固有地呈现不同的导通电阻。
[0004]迫使NMOS和PMOS开关晶体管呈现相同的导通电阻的现有的努力已导致了相对占地面积大且低效的电路。因此，存在对占地面积小且高效的电路的需要，以使这些开关晶体管间的导通电阻基本相等或替代地置入相对于彼此的预定的关系的方式在数据转换器和其它电路中驱动互补的MOS开关晶体管。
【专利附图】
【附图说明】
[0005]图1为描绘数字模拟转换器的电阻器和开关网络的实施方案的电路示意图。
[0006]图2为描绘开关网络的开关电路的实施方案的电路示意图。
[0007]图3为描绘开关电路的控制和驱动信号的实施方案的信号图。
[0008]图4为描绘产生用于开关电路的驱动电压的电压发生器的实施方案的电路示意图。
[0009]图5A和图5B为描绘电压发生器的分支电路的基极连接的双极型晶体管对的实施方案的电路不意图。
[0010]图6为描绘电压发生器的另一实施方案的电路示意图。
[0011]图7为描绘电压发生器的又一实施方案的电路示意图。
[0012]图8为描绘电阻器网络的另一实施方案的电路示意图。
[0013]图9为描绘驱动器电路的实施方案的电路示意图。
【具体实施方式】
[0014]数据转换器的实施方案包括电阻器网络、连接至电阻器网络的开关网络以及在输出端子产生用于驱动开关网络的开关电路的开关晶体管的驱动电压的电压发生器。每个开关电路可以包括=NMOS和PMOS开关晶体管，其连接至电阻器网络的对应的电阻器；和驱动器电路以接收和将NMOS或PMOS开关晶体管中的至少一个驱动至所产生的驱动电压。电压发生器可以包括第一和第二分支电路，其中每个包括在其控制端子连接并且连接至电阻器和第二 NMOS或PMOS晶体管的一对晶体管。电压发生器可以在第二 NMOS或PMOS晶体管中的至少一个的栅极产生输出电压，其具有在由开关电路NMOS和PMOS晶体管面临的基本上相同的操作条件下在第二 NMOS和PMOS晶体管中产生基本上相等的导通电阻的值，由此当使用所产生的驱动电压驱动时在开关电路NMOS和PMOS晶体管中产生基本上相等的导通电阻。
[0015]图1描绘数字模拟转换器(DAC) 20的电阻器和开关网络22、24的实施方案。DAC20接收具有多个位DO…DN的数字输入，并且产生对应于数字输入的按比率调整至所选择的参考电压VREF的模拟表示的模拟输出V0UT。
[0016]所描绘的电阻器网络22包括R-2R梯形电阻器，其具有有第一电阻值的多个第一电阻器26与有第二电阻值的多个第二电阻器28互连。第二电阻值的幅度基本上等于第一电阻值的两倍。电阻器网络22具有连接至参考电压VREF的第一节点、作为输出端子连接以传送模拟输出电压VOUT的第二节点以及连接至开关网络24的开关SO…SN的多个节点。
[0017]所描绘的开关网络24包括多个开关电路36-0…36-N，其中每个包括在公共端子处的电阻器网络22的电阻器28与第二端子对处的参考电压VREF和接地端GND之间连接的单极双掷开关SO…SN。每个开关SO…SN基于对应的数字位D0...DN的值将对应的电阻器端子电连接至参考电压VREF或接地端GND。
[0018]图2描绘可以用于实施开关网络24的开关电路36-1…36-N的开关电路36的实施方案。开关电路36包括一对MOS晶体管N1、Pl以及一对驱动器电路38-1、38-2。该对MOS晶体管包括NMOS晶体管NI和PMOS晶体管Pl，该NMOS晶体管具有连接至对应的电阻器28和接地端GND的漏极和源极，以及连接至第一驱动器电路38-1并且从第一驱动器电路38-1接收第一驱动信号VDRN的栅极；PM0S晶体管Pl具有连接至电阻器28和参考电压VREFl的漏极和源极，以及连接至第二驱动器电路38-2并且从第二驱动器电路38-2接收第二驱动信号VDRP的栅极。
[0019]驱动器电路38-1、38-2的每个可以包括逆变器，该逆变器具有连接至并且接收表示对应的数字位D0...DN的控制信号VDi的输入端，以及连接至并且驱动NMOS晶体管NI或PMOS晶体管Pl的栅极的输出端。更具体地，第一驱动器电路38-1可以经由第一驱动信号VDRN将NMOS晶体管NI的栅极选择性地驱动至所产生的驱动电压VGN或接地端GND。第二驱动器电路38-2可以经由第二驱动信号VDRP将PMOS晶体管Pl的栅极选择性地驱动至较高电源电压VDD或接地端GND。
[0020]在操作中，第一驱动器电路38-1和第二驱动器电路38-2每个产生对应的驱动信号VDRN、驱动信号VDRP以作为对应的数字位D0...DN的函数来选择性地启用和禁用NMOS晶体管NI和PMOS晶体管Pl。图3描绘所接收的数字控制信号VDi以及对应的所产生的驱动信号VDRN、VDRP的实施方案。在所描绘的图中，对于所接收的数字控制信号VDi的逻辑高值，第一驱动器电路38-1产生基本上等于或驱动NMOS晶体管的栅极朝向接地端GND的第一驱动信号值以禁用NMOS晶体管NI并且由此将电阻器28与接地端GND电断开。对于数字控制信号VDi的逻辑低值，第一驱动器电路38-1产生基本上等于或驱动NMOS晶体管NI的栅极朝向所产生的驱动电压VGN的第一驱动信号值以启用NMOS晶体管并且由此将电阻器28电连接至接地端GND。类似地，第二驱动器电路38-2产生基本上等于或驱动PMOS晶体管Pl的栅极朝向接地端GND或较高电源电压VDD的第二驱动信号值分别用于数字控制信号VDi的逻辑高值和低值以启用和禁用PMOS晶体管Pl并且由此电连接和电断开电阻器28与参考电压VREF。由此，对于数字控制信号VDi的任何给定的值，一个或另一个NMOS晶体管NI和PMOS晶体管Pl可以被启用，而另一个被禁用。
[0021]当启用NMOS晶体管NI时，在其漏极与源极之间呈现导通电阻RN，并且由此呈现在电阻器28与接地端GND之间，导通电阻具有作为在该状态下驱动NMOS晶体管NI的栅极-源极电压VGSN的函数或RN = f (VGSN)的值。该栅极-源极电压可以基本上等于在所产生的驱动电压VGN和接地端GND之间的差或VGSN = VGN。类似地，当启用PMOS晶体管Pl时，在其源极与漏极之间呈现导通电阻RP，并且由此呈现在电阻器28与参考电压VREF之间，导通电阻具有作为在该状态下驱动PMOS晶体管Pl的栅极-源极电压VGSP的函数或RP = f (VGSP)的值。该栅极-源极电压可以基本上等于在接地端GND与参考电压VREF之间的差或VGSP= - VREF0
[0022]为了使NMOS导通电阻RN基本上等于PMOS导通电阻RP，可以选择VGN和VREF中的一个或多个以得到RN=RP或RN = f (VGN) = RP = f ( - VREF)。然而，在一些实施方案中，参考电压VREF可受数据转换器的其它性能规格限制，并且由此调整所产生的驱动电压VGN可为唯一的或最具吸引力的选择。
[0023]电压发生器产生一个或多个驱动电压，其具有被选择以使NMOS导通电阻RN和PMOS导通电阻RP在由所产生的驱动电压驱动时的值相等或替代地置入相对于彼此的预定的关系的值。在一些实施方案中，电压发生器仅产生单个驱动电压，诸如NMOS驱动电压VGN或PMOS驱动电压VGP (参见图6)，以及另一电压，诸如接地端GND或者较高电源电压VDD或较低电源电压VSS，可以用于产生另一 NMOS或PMOS驱动信号值。在此类实施方案中，所产生的驱动电压被产生具有与其它电压一起工作以基本上等于或替代地置入相对于彼此的预定的关系的NMOS导通电阻RN和PMOS导通电阻RP的值。在其它实施方案中，电压发生器产生用于提供给第一驱动器电路38-1和第二驱动器电路38-2的NMOS驱动电压VGN和PMOS驱动电压VGP，所产生的驱动电压VGN、驱动电压VGP具有一起工作以基本上等于或替代地置入相对于彼此的预定的关系的NMOS导通电阻RN和PMOS导通电阻RP的值。
[0024]图4描绘被配置成产生具有被选择以当对应的PMOS驱动信号值基本上等于接地端GND时使NMOS导通电阻RN和PMOS导通电阻RP相等的值的NMOS驱动电压VGN的电压发生器40的实施方案，如在图2的实施方案。电压发生器40的所描绘的实施方案包括第一分支电路44、第二分支电路48和偏压支路52。
[0025]第一分支电路44和第二分支电路48的每个包括一对晶体管，其在其控制端子连接在一起、在另一端子连接至电阻器和MOS晶体管并且在第三端子连接至其它分支电路44、48。晶体管对可以为双极型或MOS晶体管对。在图4的实施方案中，晶体管对为双极型晶体管，并且由此第一分支电路44和第二分支电路48的每个包括一对双极型晶体管，其在其基极连接在一起、在其发射极连接至电阻器和MOS晶体管并且在其集电极连接至其它分支电路44、48。更详细地，第一分支电路44包括一对NPN双极型晶体管NPN1、NPN2，其在其基极连接在一起，第一 NPN晶体管NPNl在其发射极连接至第一电阻器Rl并且在其集电极连接至第二分支电路48的第一 PNP晶体管PNPl，以及第二 NPN晶体管NPN2在其发射极连接至NMOS晶体管N2的漏极并且在其集电极连接至第二分支电路48的第二 PNP晶体管PNP2。第二分支电路48包括基极连接在一起的一对PNP双极型晶体管PNP1、PNP2，第一 PNP晶体管PNPl在其发射极连接第二电阻器R2并且在其集电极连接第一分支电路44的第一NPN晶体管NPNl，以及第二 PNP晶体管PNP2在其发射极连接PMOS晶体管P2的漏极并且在其集电极连接第一分支电路44的第二 NPN晶体管NPN2。连接第二 NPN晶体管NPN2和第二 PNP晶体管PNP2的节点也形成电压发生器40的输出端子，其提供产生的NMOS驱动电压VGN。
[0026]第一分支电路44的NMOS晶体管N2可以将其栅极在反馈配置中连接至输出节点，并且其源极连接至接地端，而第二分支电路48的PMOS晶体管P2可以将其栅极连接至接地端并且其源极连接至参考电压VREF。这些栅极和源极连接可以复制开关电路36的NMOS开关晶体管NI和PMOS开关晶体管Pl的那些。第二分支电路48也可以包括形成关于第一PNP晶体管PNPl的的基极和集电极的反馈连接的第三PNP晶体管PNP3。
[0027]所描绘的偏压支路52包括馈送二极管连接的NPN晶体管NPN3和第三电阻器R3的电流源II。二极管连接的NPN晶体管NPN3在其发射极连接至第三电阻器R3并且将偏置电压提供给第一分支电路44的NPN晶体管NPN1、NPN2的基极。
[0028]在操作中，电压发生器NMOS晶体管N2和PMOS晶体管P2可以复制开关电路NMOS晶体管NI和PMOS晶体管Pl的连接和操作，并且第一分支电路44和第二分支电路48可以内部操作并彼此合作以在电压发生器NMOS晶体管N2的栅极产生NMOS驱动电压VGN，并且由此产生在电压发生器输出端，NMOS驱动电压VGN具有驱动电压发生器NMOS晶体管N2的值，并且由此也由于开关电路NMOS晶体管NI的复制，在一状态下其导通电阻基本上等于电压发生器PMOS晶体管P2和开关电路PMOS晶体管Pl在其栅极驱动至接地端时的导通电阻。下文将更详细地解释该功能。
[0029]图5A和图5B描绘单独示出的第一分支电路44和第二分支电路48的基极连接的双极型晶体管的实施方案。从连接对中的双极型晶体管的一个的发射极端子如沿着路径64,68行进通过所述对中的另一晶体管的发射极端子的所经历的电压改变可以如下表示:
[0030]Δ VBE=VEl - VE2=ln (IC1/IC2)，(I)
[0031]其中AVBE为在发射极端子之间的电压差，VEl为在第一晶体管对的发射极端子的电压，VE2为在第二晶体管对的发射极端子的电压，ICl为第一晶体管对的集电极电流，IC2为第二晶体管对的集电极电流，并且In指示自然对数运算。由此，对于在图5A中所描绘的NPN对:
[0032]ΔVBEN=VEN1- VEN2=ln(ICN1/ICN2)，(2)
[0033]其中是AVBEN为在NPN对的发射极端子之间的电压差，VENl为在第一 NPN晶体管NPNl的发射极端子的电压，VEN2为在第二 NPN晶体管NPN2的发射极端子的电压，ICNl为第一 NPN晶体管NPNl的集电极电流，并且ICN2为第二 NPN晶体管NPN2的集电极电流。对于在图5B中所描绘的PNP对:
[0034]ΔVBEP=VEP1- VEP2=ln (ICP1/ICP2)，(3)
[0035]其中Λ VBEP为在PNP对的发射极端子之间的电压差，VEPl为在第一 PNP晶体管PNPl的发射极端子的电压，VEP2为在第二 PNP晶体管ΡΝΡ2的发射极端子的电压，ICPl为第一 PNP晶体管PNPl的集电极电流，并且ICP2为第二 PNP晶体管ΡΝΡ2的集电极电流。
[0036]返回至图4，写出关于第一分支电路44的路径56的Kirchhoff的电压定律(KVL)方程式，得到:
[0037]VBEN1+IE1R1=VBEN2+IE2RN2, (4)[0038]其中VBENl为从第一 NPN晶体管NPNl的基极至发射极的电压差，VBEN2为从第二NPN晶体管NPN2的基极至发射极的电压差，IEl为在第一NPN晶体管NPNl中的发射极电流，IE2为在第二 NPN晶体管NPN2中的发射极电流，并且RN2为电压发生器NMOS晶体管N2的导通电阻。对于足够大的双极型晶体管β，第一 NPN晶体管NPNl和第二 NPN晶体管ΝΡΝ2的发射极电流ΙΕ1、发射极电流ΙΕ2可以基本上等于这些晶体管的集电极电流IC1、IC2，或IEl=ICl且IE2=IC2。由此，可以改写方程式(4)得到:
[0039]VBEN1+IC1R1=VBEN2+IC2RN2, (5)
[0040]也可以假设例如对于足够大的双极型晶体管β，第三PNP晶体管ΡΝΡ3的基极电流和NMOS晶体管Ν2的栅极电流以及在输出节点的任何输出电流可以基本上被忽略，并且由此第一 NPN晶体管NPNl和第一 PNP晶体管PNPl的集电极电流以及第二 NPN晶体管ΝΡΝ2和第二 PNP晶体管ΡΝΡ2的集电极电流分别基本上相等。然后，方程式(5)可以被重新排列，并且根据方程式(2)而替换量(VBEN1 -VBEN2)，得到:
[0041]IClRl+ln(IC1/IC2) =IC2RN20 (6)
[0042]可以导出用于第二分支电路48的类似的方程式，得到:
[0043]IClR2+In(ICl/IC2) = IC2RP2, (7)
[0044]其中RP2为电压发生器PMOS晶体管P2的导通电阻。组合方程式(6)和方程式
(7)得到:
[0045]ICl (Rl - R2) =IC2 (RN2 - RP2)。(8)
[0046]从方程式⑶可以看出，为了使电压发生器NMOS晶体管N2的导通电阻RN2和电压发生器PMOS晶体管P2的导通电阻RP2基本上相等，可以选择使第一电阻器Rl和第二电阻器R2的电阻值基本相等。在其它实施方案中，在电压发生器NMOS晶体管N2的导通电阻RN2和电压发生器PMOS晶体管P2的导通电阻RP2之间的其它关系可以通过选择第一电阻Rl和第二电阻R2以及第一集电极电流ICl和第二集电极电流IC2的值而被选择以实施根据方程式(8)的所期望的关系。
[0047]总之，第一分支电路44和第二分支电路48的类似的结构导致这些分支电路44、48的类似的KVL方程式，这些方程式通过如结合图5A和图5B所论述的在基极连接的双极型晶体管中的基极-发射极电压与集电极电流之间的关系的本质而进一步被简化，并且然后第一分支电路44和第二分支电路48的耦合导致由这些电路共享的基本上相等的第一集电极电流ICl和第二集电极电流IC2，从而得到方程式(8)，这可以用各种方式操控以通过选择使第一电阻Rl和第二电阻R2基本上相等或替代地彼此具有其它关系来得到基本上相等或替代地具有彼此预定的关系的电压发生器NMOS导通电阻RN2和电压发生器PMOS导通电阻 RP2。
[0048]由电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2复制NMOS开关晶体管NI和PMOS开关晶体管Pl的操作导致当图2中的所产生的驱动电压VGN用于启用NMOS开关晶体管NI时，在电压发生器40中实施的导通电阻RN2、RP2之间的关系也在NMOS开关晶体管导通电阻RN与PMOS开关晶体管导通电阻RP之间而实施。为了复制NMOS开关晶体管NI和PMOS开关晶体管Pl的操作，电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2的连接和相对尺寸可以复制NMOS开关晶体管NI和PMOS开关晶体管Pl的连接和相对尺寸。[0049]在图4的实施方案中，当启用NMOS开关晶体管NI使其栅极被驱动至所产生的驱动电压VGN并且用接地端GND供应其源极以及启用PMOS开关晶体管Pl使其栅极被驱动至接地端GND并且用参考电压VREF供应其源极时，电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2的连接已经被配置成复制NMOS开关晶体管NI和PMOS开关晶体管Pl的那些。在其它实施方案中，即使不同于图2中所描绘的，电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2的连接也可以被配置成复制NMOS开关晶体管NI和PMOS开关晶体管Pl的那些。
[0050]电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2也可以通过复制其相对的尺寸来复制NMOS开关晶体管NI和PMOS开关晶体管Pl的操作。一般而言，晶体管具有由宽度W和长度L表征的尺寸，并且晶体管的许多操作特性可以被表征为宽度W与长度L的比率或W/L的函数。为了复制NMOS开关晶体管NI和PMOS开关晶体管Pl的操作，在电压发生器NMOS晶体管N2与电压发生器PMOS晶体管P2的宽-长比(W/L)之间的关系可以复制在NMOS开关晶体管NI与PMOS开关晶体管Pl的宽-长比之间的关系。
[0051]如果NMOS开关晶体管NI的宽-长比为J并且PMOS开关晶体管Pl的宽-长比为K，其中J和K为任何数，这导致开关电路NMOS与开关电路PMOS的宽-长比的比率为J/K，也可以选择使电压发生器NMOS晶体管N2和电压发生器PMOS晶体管P2具有NMOS与PMOS宽-长比的比率J/K。例如，电压发生器NMOS晶体管N2可以具有宽-长比J并且电压发生器PMOS晶体管P2可以具有宽-长比K。在另一实例中，电压发生器NMOS晶体管N2可以具有宽-长比X J并且电压发生器PMOS晶体管P2可以具有宽-长比X K，其中X为任何数。各种具体的晶体管尺寸可以用于实现这些不同的比率。
[0052]电压发生器也可以替代地产生PMOS驱动电压VGP以当NMOS开关晶体管NI由另一电压(此类较高电源电压VDD)驱动时驱动PMOS开关晶体管P1。图6描绘基本上类似于图4中所描绘的实施方案的电压发生器40B的实施方案,但是其中第一分支电路44B和第二分支电路48B的连接被改变以产生当使用较高电源电压VDD驱动NMOS开关晶体管NI时基本上使电压发生器NMOS导通电阻和电压发生器PMOS导通电阻相等的PMOS驱动电压VGP。在图6中，现在PMOS晶体管P2具有反馈配置，其中其栅极连接至输出端子，并且NMOS晶体管N2具有供应至其栅极的固定电压(较高电源电压VDD)。
[0053]电压发生器的其它实施方案可通过在图4的第一分支电路44和图6的第二分支电路48B之中组合和插入诸如二极管连接的晶体管的电路元件来产生NMOS驱动VGN和PMOS驱动电压VGP。
[0054]电压发生器也可以在第一分支电路和第二分支电路中使用CMOS晶体管代替双极型晶体管而实施。图7描绘具有第一分支电路44C和第二分支电路48C的电压发生器40C的实施方案，其中图4的第一分支电路44和第二分支电路48的基极连接的NPN晶体管NPNl、NPN2和基极连接的PNP晶体管PNP1、PNP2由栅极连接的NMOS晶体管N3、N4和栅极连接的PMOS晶体管P3、P4替换。在图7中，偏压支路52C也使用NMOS晶体管N5而实施。以类似的方式，图6的电压发生器40B的实施方案也可以使用CMOS晶体管代替双极型晶体管而实施。在其它实施方案中，可以使用CMOS和双极型晶体管的各种组合。
[0055]在多种不同类型的电路(诸如各种不同类型的数字模拟转换器、模拟数字转换器和一般的切换电路)中可以包括电压发生器和开关网络。电压发生器本身也可以独立于开关网络而被包括在各种不同类型的电路中。
[0056]包括电压发生器的实施方案的数据转换器可以包括各种类型和配置的电阻器和开关网络。例如，混合数据转换器可以包括具有多个不同的电阻器网络部分的电阻器网络。图8描绘混合转换器的电阻器网络的实施方案。所描绘的电阻器网络具有有在第一节点74连接在一起的多个基本上等值的电阻器78的第一电阻器网络部分72，以及基本上类似于图1的R-2R梯形的第二电阻器网络部分76。
[0057]图9描绘可以用于实施第一驱动器电路38-1和第二驱动器电路38-2的驱动器电路38的实施方案。所描绘的驱动器电路38包括NMOS晶体管N6和PMOS晶体管P6，其在栅极连接在一起以接收输入VI并在漏极连接在一起以提供输出V0，以及在源极接收第一驱动电压VNS和第二驱动电压VPS。
[0058]虽然图2描绘第一驱动器电路38-1在驱动电压端子接收所产生的NMOS驱动电压VGN和接地端GND以在这些电压之间驱动并且由此启用和禁用NMOS开关晶体管NI，并且第二驱动器电路38-2在驱动电压端子接收较高电源电压VDD和接地端GND以在这些电压之间驱动并且由此启用和禁用PMOS开关晶体管P1，可以将其它驱动电压供应至第一驱动电路38-1和第二驱动电路38-2。例如，在产生PMOS驱动电压VGP的电压发生器40B的实施方案中，第一驱动器电路38-1可以在驱动端子接收并且在较高电源电压VDD与接地端GND之间驱动NMOS开关晶体管NI，以及第二驱动器电路38-2可以在驱动端子接收并且在较高电源电压VDD与所产生的PMOS驱动电压VGP之间驱动PMOS开关晶体管Pl。在其中电压发生器产生NMOS驱动电压VGN和PMOS驱动电压VGP的实施方案中，第一驱动器电路38_1可以在驱动端子接收并且在NMOS驱动电压VGN与接地端GND之间驱动NMOS开关晶体管NI，以及第二驱动器电路38-2可以在驱动端子接收并且在较高电源电压VDD与所产生的PMOS驱动电压VGP之间驱动PMOS开关晶体管Pl。
[0059]偏压支路的其它配置是可能的，诸如其中偏压支路偏置第二分支电路而不是第一分支电路的晶体管对的配置。例如，替代的偏压支路实施方案可包括PNP或PMOS晶体管来代替图4、图6和图7中示出的NPN晶体管NPN3或NMOS晶体管N5。此类PNP或PMOS偏压晶体管可以在其集电极或漏极连接至对应的电流源并且连接至第二分支电路48、48B的实施方案的第一 PNP晶体管PNPl和第二 PNP晶体管PNP2的连接的基极或PMOS晶体管P3、P4的连接的栅极。在此类情况下，可以省略第三PNP晶体管PNP3和PMOS晶体管P3的栅极-漏极连接，并且可以增加关于第一 NPN晶体管NPNl或NMOS晶体管N3的类似地连接的NPN晶体管或栅极-漏极连接。
[0060]具有电压发生器的数据转换器的实施方案可以包括基本上如图1中配置的电阻器和开关网络，但是代替在参考电压VREF与接地端GND之间的开关网络切换电阻器端子，开关网络可以切换在第一参考电压VREF与第二参考电压VREF2之间的电阻器端子。在此类实施方案中，第二参考电压VREF2也可在电阻器或开关网络或电压发生器的其它节点替换接地端GND。
[0061]开关网络也可以包括代替单极双掷开关的其它类型的开关，这包括由电压发生器产生的一个或多个NMOS驱动电压VGN或PMOS驱动电压VGP驱动的NMOS开关晶体管和PMOS开关晶体管。
[0062]在各种实施方案中，可以代替接地端GND而使用较低电源电压VSS。[0063]本文论述的数据转换器、切换和电压发生器电路的附加实施方案是可能的。例如，本文论述的数据转换器、切换和电压发生器电路的任何实施方案的任何特征可以任选地用于数据转换器、切换和电压发生器电路的任何其它特征或实施方案或与数据转换器、切换和电压发生器电路的任何其它特征或实施方案一起使用。数据转换器、切换和电压发生器电路的实施方案也可以任选地包括本文所述的数据转换器、切换和电压发生器电路的任何实施方案的部件或特征的任何子集。
【权利要求】
1.一种数字模拟转换器电路，其包括: 电阻器网络，其包括多个互连的电阻器； 连接至所述电阻器网络的开关网络，所述开关网络包括多个开关电路，其中每个具有NMOS和PMOS开关晶体管；以及 电压发生器，其在输出端子产生用于驱动所述开关电路中的至少一个的所述NMOS或PMOS开关晶体管中的至少一个的栅极的驱动电压，所述电压发生器包括: 第一对晶体管，其具有连接的控制端子并且被连接至第二 NMOS晶体管和第一电阻器；以及 第二对晶体管，其具有连接的控制端子并且被连接至第二 PMOS晶体管、第二电阻器和所述第一对晶体管。
2.根据权利要求1所述的数字模拟转换器电路，其中所述第一对晶体管为具有连接的基极的NPN双极型晶体管并且所述第二对晶体管为具有连接的基极的PNP双极型晶体管。
3.根据权利要求1所述的数字模拟转换器电路，其中所述第一对晶体管为具有连接的栅极的NMOS晶体管并且所述第二对晶体管为具有连接的栅极的PMOS晶体管。
4.根据权利要求1所述的数字模拟转换器电路，其中所述产生的驱动电压驱动所述NMOS或PMOS开关晶体管中的所述至少一个的所述栅极，使得当所述NMOS和PMOS开关晶体管的另一个具有由电源电压、参考电压或另一产生的驱动电压中的至少一个驱动的栅极时，所述NMOS或PMOS开关晶体管中的所述至少一个具有基本上等于所述NMOS和PMOS开关晶体管的另一个的导通电阻的导通电阻。
5.根据权利要求1所述的数字模拟转换器电路，其中所述第二NMOS晶体管或第二PMOS晶体管中的一个的栅极连接至所述电压发生器的所述输出端子，并且所述产生的驱动电压为所述第二 NMOS晶体管或第二 PMOS晶体管中的一个的栅极-源极电压。
6.根据权利要求5所述的数字模拟转换器电路，其中所述开关电路中的至少一个包括一对驱动器电路以将所述NMOS和PMOS开关晶体管驱动至所述产生的驱动电压和预定的第二驱动电压，所述第二 NMOS或PMOS晶体管的另一个的栅极连接至所述预定的第二驱动电压。
7.根据权利要求1所述的数字模拟转换器电路，其中所述第一和第二电阻器具有基本上相等的电阻值。
8.根据权利要求1所述的数字模拟转换器电路，其中所述第二NMOS晶体管的宽-长比与所述第二 PMOS晶体管的宽-长比的比率基本上等于所述开关电路NMOS晶体管的宽-长比与所述开关电路PMOS晶体管的宽-长比的比率。
9.根据权利要求1所述的数字模拟转换器电路，其中所述第二NMOS晶体管的宽-长比与所述第二 PMOS晶体管的宽-长比的比率具有和所述开关电路NMOS晶体管的宽-长比与所述开关电路PMOS晶体管的宽-长比的比率的预定的关系。
10.根据权利要求1所述的数字模拟转换器电路，其中所述电阻器网络包括第一部分或第二部分中的至少一个，所述第一部分包括R-2R梯形电阻器并且所述第二部分包括多个连接至公共节点的基本上等值的电阻器。
11.一种电压发生器电路，其包括: 第一对晶体管，其具有连接的控制端子并且被连接至第二 NMOS晶体管和第一电阻器；以及 第二对晶体管，其具有连接的控制端子并且被连接至第二 PMOS晶体管、第二电阻器和所述第一对晶体管。
12.根据权利要求11所述的电压发生器电路，其中所述第一对晶体管为具有连接的基极的NPN双极型晶体管并且所述第二对晶体管为具有连接的基极的PNP双极型晶体管。
13.根据权利要求11所述的电压发生器电路，其中所述第一对晶体管为具有连接的栅极的NMOS晶体管并且所述第二对晶体管为具有连接的栅极的PMOS晶体管。
14.根据权利要求11所述的电压发生器电路，其中所述第二NMOS晶体管或第二 PMOS晶体管中的一个的栅极连接至所述电压发生器的所述输出端子，并且所述产生的驱动电压为所述第二 NMOS晶体管或第二 PMOS晶体管中的一个的栅极-源极电压。
15.根据权利要求11所述的电压发生器电路，其中所述第一和第二电阻器具有基本上相等的电阻值。
16.—种切换电路,其包括: 连接至电阻器网络的开关网络，所述开关网络包括多个开关电路，其中每个具有NMOS和PMOS开关晶体管；以及 电压发生器，其在输出端子产生用于驱动所述开关电路中的至少一个的所述NMOS或PMOS开关晶体管中的至少一个的栅极的驱动电压，所述电压发生器包括: 第一对晶体管，其具有连接的控制端子并且被连接至第二 NMOS晶体管和第一电阻器；以及 第二对晶体管，其具有连接的控制端子并且被连接至第二 PMOS晶体管、第二电阻器和所述第一对晶体管。
17.根据权利要求16所述的切换电路，其中所述第一对晶体管为具有连接的基极的NPN双极型晶体管并且所述第二对晶体管为具有连接的基极的PNP双极型晶体管。
18.根据权利要求16所述的切换电路，其中所述第一对晶体管为具有连接的栅极的NMOS晶体管并且所述第二对晶体管为具有连接的栅极的PMOS晶体管。
19.根据权利要求16所述的切换电路，其中所述第二NMOS晶体管或第二 PMOS晶体管中的一个的栅极连接至所述电压发生器的所述输出端子，并且所述产生的驱动电压为所述第二 NMOS晶体管或第二 PMOS晶体管中的一个的栅极-源极电压。
20.根据权利要求19所述的切换电路，其中所述开关电路中的至少一个包括一对驱动器电路以将所述NMOS和PMOS开关晶体管驱动至所述产生的驱动电压和预定的第二驱动电压，其中所述第二 NMOS晶体管和第二 PMOS晶体管的另一个的栅极连接至所述预定的第二驱动电压。
21.根据权利要求16所述的切换电路，其中所述第一和第二电阻器具有基本上相等的电阻值。
22.根据权利要求16所述的切换电路，其中所述第二NMOS晶体管的宽-长比与所述第二 PMOS晶体管的宽-长比的比率基本上等于所述开关电路NMOS晶体管的宽-长比与所述开关电路PMOS晶体管的宽-长比的比率。
23.根据权利要求16所述的切换电路，其中所述第二NMOS晶体管的宽-长比与所述第二 PMOS晶体管的宽-长比的比率具有与所述开关电路NMOS晶体管的宽-长比与所述开关电路PM OS晶体管的宽-长比的比率的预定的关系。
【文档编号】H03K17/687GK103997344SQ201410055198
【公开日】2014年8月20日 申请日期:2014年2月19日 优先权日:2013年2月19日
【发明者】A·古塔, A·吉尔勒斯皮, R·迈克拉克兰 申请人:亚德诺半导体技术公司