微机电谐振器的制造方法
【专利摘要】本发明提供了一种微机电谐振器。实施例具体涉及能够施加最大可用芯片上电压的MEMS谐振器结构和方法。在实施例中，MEMS谐振器包括在接地电势与谐振器的间隙电极之间的连接。实施例也涉及复杂度较低并且能够生产减小尺寸的MEMS谐振器的制造系统和方法。
【专利说明】微机电谐振器
【技术领域】
[0001]本发明总体涉及一种微机电系统(MEMS)谐振器，并且更具体地涉及一种使电压供应最大化的MEMS谐振器结构。
【背景技术】
[0002]常规数字电路装置通常依赖于石英晶体以提供时钟信号。然而石英晶体是庞大的并且并不提供用于尺寸减小的合适的选项。随着数字器件尺寸持续缩减，使用用于定时的石英晶体变成对进一步体积减小的阻碍。
[0003]微机电系统(MEMS)谐振器已经被标识为石英晶体的可能替代。MEMS谐振器也存在自身缺点，包括谐振器所包括的硅展现出由取决于温度的线性膨胀系数所引起的温度漂移。尽管已经在热稳定性上做出了改进，但是仍存在其它问题。例如，MEMS谐振器的驱动电压和恒定偏置电压由谐振器结构的几何布局所限定，并且常规布局不允许将片上最大电压用作偏置电压。
[0004]在制造MEMS谐振器时挑战也存在，特别是在作为常规CMOS工艺的一部分集成谐振器时。MEMS谐振器通常被提供作为“系统级封装”产品以及微芯片和其它相关结构和部件的一部分，谐振器可以向它们提供在操作时使用的谐振频率。在封装设计和系统生产中必须考虑作为系统级封装配置的谐振器结构。例如，与CMOS (互补金属氧化物半导体)处理的兼容性可能是重要的，因为直接将谐振器制造集成为CMOS工艺的一部分可以提供成本节省，这使得MEMS谐振器更具竞争力。
[0005]在CMOS工艺中，谐振器可以被封装在真空中，在一个实施例中采用密封层或封盖层提供的硅封盖晶片，或者通过使用牺牲层蚀刻而形成用于谐振器的空腔。当考虑到与CMOS工艺集成的兼容性时，空腔的尺寸以及用于使谐振器在空腔内自由以使其可以谐振的技术是重要的考虑。例如，如果谐振器空腔将具有约Iym的在谐振器结构之上的间隙，常规后端CMOS工艺技术的使用变得不切实际，因为湿法化学蚀刻通常用于形成空腔，但是需要最小的空腔高度以防止谐振器与封盖层粘附或者接合。与密封了空腔的相对厚的顶板相结合的该最小高度(例如在实施例中约为2 — 3μπι)增大了谐振器结构的尺寸，使其超过实际和/或所希望的尺寸。
【发明内容】
[0006]在实施例中，一种微机电系统(MEMS)谐振器包括第一驱动电极；谐振器结构，具有通过第一间隙与第一驱动电极间隔开的第一端；以及接地电极，电耦合至谐振器的第一端。
[0007]在实施例中，一种形成谐振器的方法包括:提供第一层；在第一层上形成牺牲层；在牺牲层上形成封盖层；在封盖层中形成至少一个蚀刻开孔；经由至少一个蚀刻开孔通过干法蚀刻移除牺牲层来形成空腔并且在空腔内释放谐振器结构；以及密封至少一个蚀刻开孔。
【专利附图】
【附图说明】
[0008]结合附图考虑对于本发明各个实施例的以下详细描述可以更加完全理解本发明，其中:
[0009]图1描绘了根据实施例的谐振器结构。
[0010]图2描绘了根据实施例的包括附加的沟槽的谐振器结构。
[0011]图3描绘了根据实施例的工艺流程图。
[0012]图4A描绘了根据实施例的谐振器的工艺阶段。
[0013]图4B描绘了根据实施例的谐振器的另一工艺阶段。
[0014]图4C描绘了根据实施例的谐振器的另一工艺阶段。
[0015]图5描绘了根据实施例的针对各种层厚度的层挠曲的曲线图。
[0016]图6A描绘了根据实施例的谐振器的工艺阶段。
[0017]图6B描绘了根据实施例的谐振器的另一工艺阶段。
[0018]尽管本发明服从各种修改和备选形式，但是已经借由附图中的示例示出了其具体细节并且将详细描述。然而应该理解的是本发明不限于所述的特定实施例。与此相反，本发明意在覆盖落入由所附权利要求所限定的本发明的精神和范围内的所有修改、等价方式和备选。
【具体实施方式】
[0019]实施例涉及能够施加最大可用芯片上电压的MEMS谐振器结构和方法。在实施例中，MEMS谐振器包括在接地电势与谐振器的间隙电极之间的连接。实施例也涉及复杂度较低并且能够生产减小尺寸的MEMS谐振器的制造系统和方法。
[0020]参照图1，描绘了根据实施例的谐振器100。在实施例中，谐振器100包括被锚件102和104锚定的自由梁柱MEMS压阻式谐振器结构，以使得梁柱结构106被配置为在操作时纵向地谐振，即在箭头所示方向上侧边-至-侧边的纵长。谐振器100可以包括“狗骨式(dog bone)”谐振器结构，或在其它实施例中包括一些其它合适的谐振器结构。换言之，如本领域技术人员所知晓的，谐振器100的特定的形状、布局、尺寸和其它特性可以不同于图1的示例说明中具体所述的那些。
[0021]梁柱结构106也可以包括一个或多个缝隙或沟槽107。沟槽107可以被布置在梁柱结构106上以引导或集中梁柱结构106内的电流。沟槽107的特定尺寸、布置和配置可以不同于图1中所示的那些。例如，在其它实施例中，中心沟槽可以比(如在附图的页面上定向的)顶部和底部上的沟槽更宽，或者顶部和底部沟槽可以更短以使得它们不延伸靠近梁柱结构106的端部或者朝向中心。多个沟槽107也可以被形成为与其它沟槽并联或串联。一个或多个沟槽107的其它特性也可以在其它实施例中变化。
[0022]如所示，谐振器100包括接地电极108、感测电极110、和两个驱动电极112和114。间隙或沟槽116和118分别将每个驱动电极112和114与梁柱结构106间隔开。在实施例中，谐振器100包括硅，并且可以包括掺杂硅和/或掺杂区域120，该掺杂区域120形成了梁柱结构106中的压电电阻器。例如，在一个实施例中，梁柱谐振器结构106的大部分(bulk)可以包括P掺杂硅，而掺杂区域120可以是η掺杂的，在其它实施例中反之亦然。
[0023]在操作时，当偏置电压被施加至驱动电极112和114时，发生谐振器100的激励以使得被锚件108和110锚定的梁柱结构106在电极112和114之间谐振或者振荡。在实施例中，偏置电压包括DC和AC分量，诸如较大的DC分量(例如在约IV至约20V的范围内，或者在实施例中更小或更大)以及较小的AC分量(例如约100mV，或者在实施例中更小或更大)。感测电压也被施加在电极108和110之间以使得电流沿着总体被限定在包括沟槽107的谐振器100的结构中的路径流动，也即在掺杂区域120内，并且随后可以感测由于压阻效应导致的梁柱结构106的电阻的改变。
[0024]偏置和感测电压在实施例中与谐振器100的几何布局相关。在电容性激励的谐振器中，梁柱结构106的端部与每个驱动电极112和114之间间隙116和118的宽度通常应该是小的，在实施例中量级约为100纳米(nm)或更小，这用于减小驱动谐振器100所需的偏置电压。对于远小于10nm的间隙宽度，DC偏置电压在实施例中量级约为IV至约3V。此外，可以有利的是最大化偏置电压，诸如通过使其等于最大可用的电压，或者芯片上可用的最大电压。这可以消除使用电荷泵、电压转换或其它技术的需要。
[0025]这在实施例中可以通过在接地电极108与驱动电极112和114之间提供耦合区域来实现，该耦合区域在图1中由高掺杂注入区域124提供。区域124被配置为在与每个驱动电极112和114相对的梁柱谐振器结构106的端部处提供接地电极108的电势。换言之，区域124可以提供电极-接地短路，这可以最大化两者之间的电压差值以更有效地驱动谐振器100，以及在操作时使用最大可用芯片上电压作为偏置电压。
[0026]因此，在没有区域124的一个示例中，在芯片上可用5V的DC电压。如果在感测电极110和接地电极108之间施加3V，则跨间隙116、118可用3.5V以驱动谐振器100，在梁柱谐振器结构106的端部处给定了接地电势。在没有区域124的另一示例中，如果可用3V的DC电压，并且在感测电极110和接地电极108之间施加3V，则跨间隙116和118可用
1.5V。因此，不采用在接地电极108和驱动电极112、114之间提供短路的区域124，仅一部分可用电压(例如3.5V对于5V，和1.5V对于3V，在之前示例中)用作驱动谐振器100的DC偏置电压。相反地，当由区域124提供电极-接地短路时，最大可用电压(例如之前示例中的5V和3V)可以用于驱动谐振器100。
[0027]参照图2，在另一实施例中压电电阻器的端部或区域120与区域124的接地电势之间的隔离可以通过在两者之间提供附加的沟槽126和128而改进。如果区域120的尖端通过区域124短接至接地，则电阻摆幅减半。另一方面，沟槽126和128使得在区域124的接地电势与区域120的压电电阻器之间的电容性耦合保持为低。在其它实施例中，可以通过在区域120和区域124之间的低掺杂或者反掺杂区域补充或替换沟槽126和128。沟槽126和128无需如图2所示与一些或所有沟槽107连接或对准。在其它实施例中，沟槽126和128可以与一个或多个沟槽107的端部间隔开，或者沟槽126和128可以相接但是延伸超过沟槽107的端部。在其它实施例中，沟槽126和128以及沟槽107可以填充有电介质材料、包括电介质材料的合成填充剂、或一些其它合适的材料。在其它实施例中其它配置也是可能的。
[0028]如前所述，谐振器100的特定布局和配置可以在其它实施例中变化。例如，沟槽107、126和128的布置和配置可以根据谐振器100的其它特性而变化。此外，尽管保留了在谐振器与一个或多个驱动电极之间的间隙处、在接地电势与谐振器结构的尖端之间提供耦合布置的原则，但是可以改变区域124的特定尺寸、布置和配置。可以存在更多或更少的电极，并且各个电极的特定布置和特性可以不同于图1和图2中所示的那样。如果在实施例中存在附加的电极，则附加的电极也可以如在本文中所述的那样耦合或者不耦合至接地电极，这对于本领域技术人员所知晓的任何特定实施例均可以适用。
[0029]在实施例中，也可以实施新颖的工艺以避免之前所述的与在系统级封装和其它配置中集成谐振器以及使用CMOS和其它技术相关联的缺点。在实施例中，可以使用干法可蚀刻的牺牲层以及提供最小结构高度的封盖层和/或层序列，以使得总体工艺可以简化，并且因此较廉价，而同时也提供了具有减小的尺寸的谐振器结构。在本文中所述的工艺例如适用于制造参照图1和图2在本文中所述的那些谐振器结构。
[0030]参照图3和图4A，在步骤302，在谐振器结构的顶部上或者环绕谐振器结构、在硅层404中和/或上形成牺牲层402。在实施例中，牺牲层402包括碳，并且一旦移除将使谐振器406在空腔408内自由谐振。在步骤304，采用封盖层410封盖牺牲层402。
[0031]在实施例中封盖层410可以包括电介质，诸如氧化物或氮化物。在实施例中选择封盖层410的厚度以使其对应于在CMOS工艺中使用的中间层(诸如氧化物)的典型厚度。封盖层410的厚度也可以考虑其将必须承受而不具有挠曲或者其它变形的压力。在封盖层410包括氮化物的实施例中，发明人已经发现如果封盖层约为500nm厚或更厚，则在一个大气压的压力下发生小于约250nm的挠曲，甚至对于高达约40 μ m宽的相对较大的空腔。例如参照图5，示出了针对被封盖的各个边缘长度的各个厚度的封盖层的最大挠曲。封盖层410的厚度可以在其它实施例中改变，例如如果使用除了氮化物之外的材料，则封盖层或谐振器具有一些不同的结构特征，或者根据其它特性。例如，在各个实施例中封盖层410可以小于约I μπι厚，诸如在一个实施例中小于约0.5μπι厚。
[0032]在步骤306，在封盖层410中蚀刻形成蚀刻孔栅格或其它开孔412，并且在步骤308移除牺牲层402。在实施例中，可以通过等离子体蚀刻工艺或一些其它合适的干法蚀刻工艺移除牺牲层402。等离子体或其它干法蚀刻技术的使用使得空腔408能够保持较薄，因为谐振器406与封盖层410之间较少可能粘附。在移除牺牲层402之后，保留了如图4Β所示的结构。
[0033]参照图4C，在步骤310可以通过填充层414密封蚀刻孔栅格412。在实施例中，填充层414可以包括氧化物或一些其它电介质，并且作为平面电介质可用以用作金属化模块中的中间氧化物或用于其它目的。
[0034]在另一实施例中，并且参照图6Α和图6Β，可以改变一个或多个蚀刻孔412或其它开孔的尺寸和布置。例如在图6Α中，一个开孔416与空腔408间隔开并且比蚀刻孔412更大以使得开孔416可以稍后包括接触或其它电路元件。当沉积了填充层414时，密封了蚀刻孔412并且在开孔416中形成了衬层418。如果需要的话，在稍后工艺中可以部分地或者完全地移除衬层418。因此，蚀刻孔与用于封装谐振器结构的开孔以及接触孔的联合图案化是可能的，从而提供了减小的工艺成本和复杂性。
[0035]已经在本文中描述了系统、装置和方法的各个实施例。这些实施例仅借由示例的方式给出并且并非意在限定本发明的范围。此外应该知晓的是可以以各种方式组合已经描述的实施例的各个特征，以产生多个附加的实施例。此外，尽管为了用于所述实施例已经描述了多个材料、尺寸、形状、配置和位置等等，但是可以不超出本发明的范围而采用除了所述的那些之外的其它材料、尺寸、形状、配置和位置。
[0036]本领域技术人员将知晓的是本发明可以包括比如上所述任何单个实施例中所示更少的特征。在本文中所述的实施例并非意在穷举展示可以组合本发明各个特征的方式。因此，实施例并非是特征的互斥排它性组合；相反，如本领域技术人员所理解的，本发明可以包括选自不同单个实施例的不同单个特征的组合。此外，参照一个实施例所述的元件可以实施在其它实施例中，即便当该实施例中未描述时，除非明确给出相反指示。尽管从属权利要求可以在权利要求中涉及与一个或多个其它权利要求的特定组合，但是其它实施例也可以包括从属权利要求与每个其它从属权利要求的主题的组合，或者一个或多个特征与其它从属或独立权利要求的组合。在本文中提出这些组合，除非声明特定组合并非有意。此外，本发明也意在包括任何其它独立权利要求中权利要求的特征，即使该权利要求并非直接从属于独立权利要求。
[0037]引用以上文献的任何结合是受限的以使得没有主题组合成为与在本文中明显公开的相反。引用以上文献的任何结合进一步是受限的以使得没有包含在文献中的权利要求通过引用而包含在本文中。引用以上文献的任何结合进一步是受限的，以使得文献中提供的任何定义并未通过引用并入在本文中，除非明确包括在本文中。
[0038]为了解释本发明的权利要求，清楚地旨在并未调用35U.S.C的第112节第六段的规定，除非特定术语“ 用于……的装置”或“用于……的步骤”引述在权利要求中。
【权利要求】
1.一种微机电系统(MEMS)谐振器,包括: 第一驱动电极； 谐振器结构，具有由第一间隙与所述第一驱动电极间隔开的第一端；以及 接地电极，电耦合至所述谐振器的所述第一端。
2.根据权利要求1所述的谐振器，其中，所述接地电极通过所述谐振器结构的掺杂区域电耦合至所述谐振器的所述第一端。
3.根据权利要求1所述的谐振器，进一步包括第二驱动电极，所述第二驱动电极由第二间隙与所述谐振器的第二端间隔开，其中所述接地电极电耦合至所述谐振器的所述第二端。
4.根据权利要求3所述的谐振器，其中，所述接地电极由所述谐振器结构的掺杂区域电耦合至所述谐振器的所述第一端和所述第二端。
5.根据权利要求3所述的谐振器，进一步包括感测电极。
6.根据权利要求5所述的谐振器，其中，所述谐振器被配置为当偏置电压被施加至所述第一驱动电极和所述第二驱动电极时谐
振。
7.根据权利要求6所述的谐振器，其中，所述偏置电压等于最大可用芯片上电压。
8.根据权利要求6所述的谐振器，其中，所述偏置电压包括直流(DC)分量和交流(AC)分量。
9.根据权利要求1所述的谐振器，其中，所述谐振器结构包括压电电阻器。
10.根据权利要求9所述的谐振器，其中，所述谐振器结构包括形成在其中的至少一个沟槽。
11.根据权利要求10所述的谐振器，其中，所述至少一个沟槽形成在所述谐振器结构的所述第一端与所述压电电阻器的端部之 间。
12.根据权利要求11所述的谐振器，其中，所述压电电阻器包括所述谐振器结构的掺杂区域。
13.—种形成谐振器的方法,包括: 提供第一层； 在所述第一层上形成牺牲层； 在所述牺牲层上形成封盖层； 在所述封盖层中形成至少一个蚀刻开孔； 通过经由所述至少一个蚀刻开孔通过干法蚀刻移除所述牺牲层，来形成空腔并且在所述空腔内释放谐振器结构；以及密封所述至少一个蚀刻开孔。
14.根据权利要求13所述的方法，其中，形成所述封盖层进一步包括形成具有小于约10微米厚度的封盖层。
15.根据权利要求14所述的方法，其中，所述封盖层具有小于约500微米的厚度。
16.根据权利要求13所述的方法，其中，密封所述至少一个蚀刻开孔进一步包括沉积电介质层。
17.根据权利要求16所述的方法，进一步包括在金属化模块中使用所述电介质层。
18.根据权利要求13所述的方法，其中，在所述封盖层中形成所述至少一个蚀刻开孔进一步包括形成具有与所述至少一个蚀刻开孔不同尺寸的至少一个附加开孔。
19.根据权利要求18所述的方法，其中，密封所述至少一个蚀刻开孔进一步包括在所述至少一个附加开孔中形成衬层。
20.根据权利要求19所述的方法，进一步包括从所述至少一个附加开孔移除所述衬层的至少一部分。
21.根据权利要求20所述的方法，进一步包括使用所述至少一个附加开孔作为接触。
22.根据权利要求14所述的 方法，其中，通过移除所述牺牲层形成空腔并且在所述空腔内释放谐振器结构进一步包括经由所述至少一个蚀刻开孔使用等离子体蚀刻。
23.根据权利要求14所述的方法，其中，所述第一层包括硅。
24.根据权利要求14所述的方法，其中，所述牺牲层包括碳。
25.根据权利要求14所述的方法，其中，所述封盖层包括氧化物或氮化物之一。
【文档编号】H03H9/24GK104052430SQ201410087868
【公开日】2014年9月17日 申请日期:2014年3月11日 优先权日:2013年3月15日
【发明者】T·考茨施, H·弗雷利施, M·福格特, M·施特格曼, T·桑塔, M·布里安 申请人:英飞凌技术德累斯顿有限责任公司