基于模拟延迟锁相环的时钟产生器的制造方法

基于模拟延迟锁相环的时钟产生器的制造方法
【专利摘要】本发明提供一种基于模拟延迟锁相环的时钟产生器，包括：用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。本发明的闭环反馈系统产生六组占空比为50％的延迟时钟信号，并通过边沿组合电路对六组占空比为50％的延迟时钟信号进行组合处理，产生六组占空比为20％的输入时钟信号作为六通道时间交织逐次逼近型模数转换器的输入时钟，解决了传统输入时钟信号不够精确的问题。
【专利说明】基于模拟延迟锁相环的时钟产生器

【技术领域】
[0001] 本发明涉及延迟锁相环领域，特别涉及一种基于模拟延迟锁相环的时钟产生器。

【背景技术】
[0002] 高速通信系统，如串行连接、超宽带和正交频分复用接收器，要求模数转换器具有 GHz以上的转换速率。高速、低中精度的模数转换器广泛应用于这些领域。其中，时间交织 逐次逼近型模数转换器利用多通道逐次逼近模数转换器并行工作的方式提高转换速率，由 于子通道模数转换器采用逐次逼近结构，使得整个系统的功耗和面积很小，而且采样速度 很高，达到GHz。但现有时间交织结构的输入时钟为分频器时钟，该分频器时钟不够精确，对 时间交织结构整体的性能有极大的影响。因此，现有的时间交织逐次逼近型模数转换器的 性能还有很大的提升空间。


【发明内容】

[0003] 本发明的目的在于提供一种基于模拟延迟锁相环的时钟产生器，解决了传统分频 器时钟不够精确的问题。
[0004] 为了解决上述问题，本发明实施例提供一种基于模拟延迟锁相环的时钟产生器， 包括：
[0005] 用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；
[0006] 与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并 输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。
[0007] 进一步的，所述闭环反馈系统产生六组占空比为50%的延迟时钟信号，其中，所述 六组延迟时钟信号的相位等比例增加。
[0008] 进一步的，所述边沿组合电路将所述六组延迟时钟信号进行两两组合处理，输出 六组占空比为20%的输入时钟信号，其中，进行组合处理的两组延迟时钟信号的相位差为 预设值。
[0009] 其中，所述闭环反馈系统包括：鉴相器、与所述鉴相器连接的电荷泵、与所述电荷 泵连接的环路滤波器、分别与所述环路滤波器和所述电荷泵连接的压控延迟线以及与所述 压控延迟线连接的输出锁存电路；
[0010] 其中，所述鉴相器用于检测所述输出锁存电路反馈的第一延迟时钟信号ckl与第 七延迟时钟信号ck7的相位差，并输出一检测结果；
[0011] 所述电荷泵用于将所述检测结果转换为电流；
[0012] 所述环路滤波器用于将所述电流转换为控制电压Vc ;
[0013] 所述压控延迟线用于根据所述控制电压Vc以及所述参考时钟信号产生七组占空 比为50%的延迟时钟信号，其中，所述七组延迟时钟信号包括相位等比例增加的第一延迟 时钟信号ckl、第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第五 延迟时钟信号ck5、第六延迟时钟信号ck6以及第七延迟时钟信号ck7 ;
[0014] 所述输出锁存电路用于锁存所述七组延迟时钟信号，并将第一延迟时钟信号Ckl、 第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第五延迟时钟信号 ck5以及第六延迟时钟信号ck6输出给所述边沿组合电路，同时将所述第一延迟时钟信号 ckl与第七延迟时钟信号ck7反馈给所述鉴相器。
[0015] 其中，所述鉴相器包括：
[0016] 第一反相器II、第一上升沿触发型D触发器FF1、第二上升沿触发型D触发器FF2、 第三上升沿触发型D触发器FF3、第一与非门N1、第二与非门N2 ;
[0017] 其中，所述第一反相器II的输入端接第一输入信号Start，所述第一反相器II的 输出端与所述第一上升沿触发型D触发器FF1的复位端Rst连接；所述第一上升沿触发型 D触发器FF1的数据输入端D接电源VDD，所述第一上升沿触发型D触发器FF1的输出端Q 输出第一输出信号rdy，且与第三上升沿触发型D触发器FF3的数据输入端D连接，所述第 一上升沿触发型D触发器FF1的时钟输入端elk与第一延迟时钟信号ckl连接；所述第二 上升沿触发型D触发器FF2的时钟输入端elk与第七延迟时钟信号ck7连接，所述第二上 升沿触发型D触发器FF2的数据输入端D与电源VDD连接，所述第二上升沿触发型D触发 器FF2的输出端Q输出第三输出信号DN ;所述第三上升沿触发型D触发器FF3的时钟输入 端elk接第一延迟时钟信号ckl，所述第三上升沿触发型D触发器FF3的输出端Q输出第二 输出信号UP ;所述第一与非门N1的两个输入端分别接所述第二输出信号UP和所述第三输 出信号DN，所述第一与非门N1的输出端与所述第二与非门N2的第一输入端连接；所述第 二与非门N2的第二输入端接所述第一输入信号start，所述第二与非门N2的输出分别与 第三上升沿触发型D触发器FF3的复位端Rst和第二上升沿触发型D触发器FF2的复位端 Rst连接。
[0018] 其中，所述电荷泵包括：输入信号调整电路，所述输入信号调整电路包括：第二输 出信号UP反相调整电路和第三输出信号DN延迟调整电路；
[0019] 其中，所述第二输出信号UP反相调整电路包括：
[0020] 第二反相器12、第三反相器13、第四反相器14、第一 M0S管Ml、第二M0S管M2 ;
[0021] 其中，所述第二反相器12的输入端接所述第二输出信号UP，所述第二反相器12的 输出端分别与所述第一 M0S管Ml的漏极和第二M0S管M2的源极连接；所述第一 M0S管Ml 的栅极接电源VDD，所述第一 M0S管Ml的源极与所述第二M0S管M2的漏极连接，第一 M0S 管Ml的漏极和第二M0S管M2的源极连接；第二M0S管M2的栅极接地；所述第三反相器13 的输入端分别与所述第一 M0S管Ml的源极与所述第二M0S管M2的漏极连接，所述第三反 相器13的输出端与所述第四反相器14的输入端连接；所述第四反相器14的输出信号为所 述第二输出信号UP的延迟反相信号UPb。
[0022] 所述第三输出信号DN延迟调整电路包括：
[0023] 第五反相器15、第六反相器16、第七反相器17、第八反相器18 ;
[0024] 其中，所述第五反相器15的输入端接所述第三输出信号DN，所述第五反相器15的 输出端与所述第六反相器16的输入端连接；所述第六反相器16的输出端与所述第七反相 器17的输入端连接；所述第七反相器17的输出端与所述第八反相器18的输入端连接；所 述第八反相器18的输出端输出所述第三输出信号DN的延迟信号DN_delay ;
[0025] 其中，所述电荷泵还包括：电荷泵主体电路，所述电荷泵主体电路包括：电流源产 生电路和电流镜充放电电路；
[0026] 其中，所述电流源产生电路包括：
[0027] 第三M0S管M3、第四M0S管M4、第五M0S管M5、第六M0S管M6、第七M0S管M7、第 八M0S管M8、第一电阻R1 ;
[0028] 其中，所述第三M0S管M3的源极与电源VDD连接，所述第三M0S管M3的栅极分别 与所述第五M0S管M5的栅极以及漏极连接，所述第三M0S管M3的栅极还分别与所述第四 M0S管M4的栅极以及漏极连接，所述第三M0S管M3的漏极分别与所述第六M0S管M6的漏 极以及栅极连接；所述第六M0S管M6的源极接地GND，所述第六M0S管M6的漏极和栅极连 接后与所述第五M0S管M5的源极连接，所述第六M0S管M6的漏极和栅极连接后还与所述 第七M0S管M7的栅极连接；所述第四M0S管M4的栅极与漏极连接后与所述第七M0S管M7 的漏极连接，所述第四M0S管M4的栅极与漏极连接后还与所述第八M0S管M8的栅极连接， 所述第四M0S管M4的源极接电源VDD ;所述第八M0S管M8的源极接电源VDD，所述第八M0S 管M8的漏极与所述电流镜充放电电路连接；所述第一电阻R1的一端与所述第七M0S管M7 的源极连接，另一端接地GND ;
[0029] 所述电流镜充放电电路包括：
[0030] 第九M0S管M9、第十M0S管M10、第^-一 ]?03管組1、第十二冊3管組2、第十三冊3 管M13、第十四M0S管M14、第十五M0S管M15、第十六M0S管M16、第十七M0S管M17、第一开 关管M18、第十九M0S管M19、第二十M0S管M20、第二开关管M21、第二十二M0S管M22、第 二十三M0S管M23、第二十四M0S管M24 ;
[0031] 其中，所述第九M0S管M9的源极接地GND，所述第九M0S管M9的栅极与漏极连接 后分别与所述第八M0S管M8的漏极、所述第十M0S管M10的栅极以及所述第十三M0S管 M13的栅极连接；所述第十M0S管M10的源极接地GND，所述第十M0S管M10的漏极分别与 所述第十一 M0S管Mil的漏极和栅极连接；所述第十一 M0S管Mil的源极接电源VDD，所述 第十一 M0S管Mil的漏极和栅极连接后与所述第十二M0S管M12的栅极连接；所述第十二 M0S管M12的源极接电源VDD，所述第十二M0S管M12漏极分别与所述第十六M0S管M16的 漏极以及栅极连接；所述第十六M0S管M16的漏极与栅极连接后分别与所述第二十三M0S 管M23的漏极以及所述第二十M0S管M20的栅极连接，所述第十六M0S管M16的源极与所述 第十七M0S管M17的漏极连接；所述第十七M0S管M17的栅极接电源VDD，所述第十七M0S 管M17的源极接地GND ;所述第二十三M0S管M23的源极接电源VDD，所述第二十三M0S管 M23的栅极与所述第二十M0S管M20的漏极连接，所述第二十三M0S管M23的栅极还分别与 所述第二十二M0S管M22的栅极、第二十四M0S管M24的漏极以及第十九M0S管M19的漏 极连接；所述第二十四M0S管M24的漏极接控制电压Vc，所述第二十四M0S管M24的栅极接 第一输出信号rdy，所述第二十四M0S管M24的源极接电源VDD ;所述第十九M0S管M19的 源极与所述第一开关管M18的漏极连接，所述第十九M0S管M19的栅极与所述第二十二M0S 管M22的漏极连接，所述第十九M0S管M19的栅极还分别与所述第十五M0S管M15的栅极 以及漏极连接；所述第十五M0S管M15的栅极以及漏极连接后与所述第十三M0S管M13的 漏极连接，所述第十五M0S管M15的源极与所述第十四M0S管M14的漏极连接；所述第十三 M0S管M13的源极接地GND ;所述第十四M0S管M14的源极接电源VDD，所述第十四M0S管 M14的栅极接地GND ;所述第一开关管M18的源极接电源VDD，所述第一开关管M18的栅极 接所述第二输出信号UP的延迟反相信号UPb ;所述第二十MOS管M20的源极与所述第二开 关管M21的漏极连接；所述第二开关管M21的源极接地GND，所述第二开关管M21的栅极接 所述第三输出信号DN的延迟信号DN_delay ;所述第二十二M0S管M22的源极接地GND。
[0032] 其中，所述环路滤波器具体为电容Q，所述电容Q的一端分别与所述电荷泵和所 述压控延迟线连接，并输出控制电压Vc，所述电容Q的另一端接地GND。
[0033] 其中，所述压控延迟线包括具有相同结构的第一级差分压控延迟单元、第二级差 分压控延迟单元、第三级差分压控延迟单元、第四级差分压控延迟单元以及第五级差分压 控延迟单元，其中，
[0034] 所述第一级差分压控延迟单元的第一输入端与第一参考时钟信号CLK_P连接，所 述第一级差分压控延迟单元的第二输入端与第二参考时钟信号CLK_N连接，所述第一级差 分压控延迟单元的第一输出端与所述第二级差分压控延迟单元的第一输入端连接，所述 第一级差分压控延迟单元的第二输出端与所述第二级差分压控延迟单元的第二输入端连 接；
[0035] 所述第二级差分压控延迟单元的第一输出端与所述第三级差分压控延迟单元的 第一输入端连接，所述第二级差分压控延迟单元的第二输出端与所述第三级差分压控延迟 单元的第二输入端连接；
[0036] 所述第三级差分压控延迟单元的第一输出端与所述第四级差分压控延迟单元的 第一输入端连接，所述第三级差分压控延迟单元的第二输出端与所述第四级差分压控延迟 单元的第二输入端连接；
[0037] 所述第四级差分压控延迟单元的第一输出端与所述第五级差分压控延迟单元的 第一输入端连接，所述第四级差分压控延迟单元的第二输出端与所述第五级差分压控延迟 单元的第二输入端连接；
[0038] 其中，每级所述差分压控延迟单元包括：
[0039] 电压控制尾电流源M25、第一输入M0S管M26、第二输入M0S管M27、第一负载M0S 管M28、第二负载M0S管M29、第三负载M0S管M30、第四负载M0S管M31、第九反相器19、第 十反相器110;
[0040] 其中，所述电压控制尾电流源M25的源极接地GND，所述电压控制尾电流源M25的 栅极接控制电压Vc，所述电压控制尾电流源M25的漏极分别与所述第一输入M0S管M26的 源极以及所述第二输入M0S管M27的源极连接；所述第一输入M0S管M26的的栅极为所述差 分压控延迟单元的第一输出端0UT1，所述第一输入M0S管M26的漏极与所述第九反相器19 的输入端连接；所述第九反相器19的输出端为所述差分压控延迟单元的第一输入端Vinl， 所述分别与所述第一负载M0S管M28的漏极以及所述第三负载M0S管M30的栅极、漏极连 接，所述第九反相器19的输出端还与所述第二负载M0S管M29的栅极连接；所述第三负载 M0S管M30的源极接电源VDD ;所述第一负载M0S管M28的源极接电源VDD，所述第一负载 M0S管M28的栅极分别与第二负载M0S管M29的漏极以及第四负载M0S管M31的漏极、栅极 连接，所述第一负载M0S管M28的栅极还分别与所述第十反相器110的输入端和所述第二 输入M0S管M27的漏极连接；第二负载M0S管M29的源极接电源VDD ;所述第四负载M0S管 M31的源极接电源VDD;所述第十反相器110的输出端为所述差分压控延迟单元的第二输入 端Vin2 ;所述第二输入M0S管M27的栅极为所述差分压控延迟单元的第二输出端0UT2。
[0041 ] 其中，所述输出锁存电路包括具有相同结构的第一输出锁存器、第二输出锁存器、 第三输出锁存器以及第四输出锁存器；所述第一输出锁存器的第一输入端与所述第一级差 分压控延迟单兀的第一输出端相连，所述第一输出锁存器的第二输入端与所述第一级差分 压控延迟单兀的第二输出端相连，所述第一输出锁存器的第一输出端输出所述第一延迟时 钟信号ckl，所述第一输出锁存器的第二输出端输出所述第一延迟时钟信号ck4 ;
[0042] 所述第二输出锁存器的第一输入端与所述第二级差分压控延迟单元的第一输出 端相连，所述第二输出锁存器的第二输入端与所述第二级差分压控延迟单元的第二输出端 相连，所述第二输出锁存器的第一输出端输出所述第二延迟时钟信号ck2,所述第二输出锁 存器的第二输出端输出所述第五延迟时钟信号ck5 ;
[0043] 所述第三输出锁存器的第一输入端与所述第三级差分压控延迟单元的第一输出 端相连，所述第三输出锁存器的第二输入端与所述第三级差分压控延迟单元的第二输出端 相连，所述第三输出锁存器的第一输出端输出所述第三延迟时钟信号ck3,所述第三输出锁 存器的第二输出端输出所述第六延迟时钟信号ck6 ;
[0044] 所述第四输出锁存器的第一输入端与所述第四级差分压控延迟单元的第一输出 端相连，所述第四输出锁存器的第二输入端与所述第四级差分压控延迟单元的第二输出端 相连，所述第四输出锁存器的第一输出端输出所述第七延迟时钟信号ck7 ;
[0045] 其中每个所述输出锁存器包括：
[0046] 第十一反相器111、第十二反相器112、第十三反相器113、第十四反相器114、第 十五反相器115和第十六反相器116 ;
[0047] 其中，所述第十一反相器111的输入端为所述输出锁存器的第一输入端IN1，所述 第十一反相器111的输出端接所述第十二反相器112的输入端；第十二反相器112的输出 端分别与所述第十五反相器115的输出端以及所述第十六反相器116的输入端连接，且第 十二反相器112的输出端作为所述输出锁存器的第一输出端0UT3 ;所述第十五反相器115 的输入端分别与所述第十四反相器114的输出端以及所述第十六反相器116的输出端连 接，且所述第十四反相器114的输出端作为所述输出锁存器第二输出端0UT4 ;所述第十四 反相器114的输入端与所述第十三反相器113的输出端连接；所述第十三反相器113的输 入端作为所述输出锁存器的第二输入端IN2。
[0048] 其中，所述边沿组合电路包括具有相同结构的六个占空比调整电路；
[0049] 其中，所述六个占空比调整电路中的第一调整电路的第一输入端接所述第一延迟 时钟信号ckl，所述第一调整电路的第二输入端接所述第五延迟时钟信号ck5,所述第一调 整电路的输出端输出第一输入时钟信号A1 ;
[0050] 所述六个占空比调整电路中的第二调整电路的第一输入端接所述第二延迟时钟 信号ck2,所述第二调整电路的第二输入端接所述第六延迟时钟信号ck6,所述第二调整电 路的输出端输出第二输入时钟信号A2 ;
[0051] 所述六个占空比调整电路中的第三调整电路的第一输入端接所述第三延迟时钟 信号ck3,所述第三调整电路的第二输入端接所述第一延迟时钟信号ckl，所述第三调整电 路的输出端输出第三输入时钟信号A3 ;
[0052] 所述六个占空比调整电路中的第四调整电路的第一输入端接所述第四延迟时钟 信号ck4,所述第三调整电路的第二输入端接所述第二延迟时钟信号ck2,所述第四调整电 路的输出端输出第四输入时钟信号A4 ;
[0053] 所述六个占空比调整电路中的第五调整电路的第一输入端接所述第五延迟时钟 信号ck5,所述第三调整电路的第二输入端接所述第三延迟时钟信号ck3,所述第五调整电 路的输出端输出第五输入时钟信号A5 ;
[0054] 所述六个占空比调整电路中的第六调整电路的第一输入端接所述第五延迟时钟 信号ck6,所述第三调整电路的第二输入端接所述第三延迟时钟信号ck4,所述第六调整电 路的输出端输出第六输入时钟信号A6 ;
[0055] 其中，每个所述占空比调整电路包括：
[0056] 第十七反相器117、第十八反相器118、第十九反相器119、第二十反相器120、第 二i^一反相器121、第二十二反相器122、第二十三反相器123、第三十二M0S管M32、第 三十三M0S管M33、第三十四M0S管M34、第三十五M0S管M35 ;
[0057] 其中，所述第十七反相器117的输入端以及第三十三M0S管M33的栅极为所述占 空比调整电路的第一输入端fall ;所述第十七反相器117的输出端与所述第十八反相器 118的输入端连接，所述第十八反相器118的输出端与所述第十九反相器119的输入端连 接；所述第十九反相器119的输出端与所述第三十二M0S管M32的栅极连接；所述第三十二 M0S管M32的源极接电源VDD，所述第三十二M0S管M32的漏极与所述第三十三M0S管M33 源极连接；所述第三十三M0S管M33的漏极分别与所述第二十三反相器123的输入端以及 所述第三十四M0S管M34的漏极连接；所述第二十三反相器123的输出端为所述占空比调 整电路的输出端OUT ;所述第二十反相器120的输入端以及所述第三十五M0S管M35的栅 极为所述占空比调整电路的第二输入端rise ;所述第二十反相器120的输出端与所述第 二十一反相器121的输入端连接；所述第二十一反相器121的输出端与所述第二十二反相 器122的输入端连接；所述第二十二反相器122的输出端与所述第三十四M0S管M34的栅 极连接；所述第三十四M0S管M34的源极与所述第三十五M0S管M35的漏极连接，所述第 三十五M0S管M35的源极接地GND。
[0058] 本发明的上述技术方案至少具有如下有益效果：
[0059] 本发明实施例的基于模拟延迟锁相环的时钟产生器，带起始控制的鉴相器和压控 延迟线构成一个闭环的反馈系统，可产生六组占空比50%，相位等比例增加的延迟时钟信 号，再经边沿组合电路对六组延迟时钟信号进行重组，即可产生六组占空比为20%，相位 等比例增加的输入时钟信号，并将该六组输入时钟信号作为六通道时钟交织逐次逼近型模 数转换器的时钟信号，使得六通道时钟交织逐次逼近型模数转换器的输入时钟信号更加精 确，进一步提高了六通道时钟交织逐次逼近型模数转换器的整体性能。

【专利附图】

【附图说明】
[0060] 图1为本发明实施例的基于模拟延迟锁相环的时钟产生器的结构框图；
[0061] 图2为本发明实施例的基于模拟延迟锁相环的时钟产生器的具体电路图；
[0062] 图3为本发明实施例的鉴相器的具体电路图；
[0063] 图4为本发明实施例的鉴相器的时序示意图；
[0064] 图5为本发明实施例的第二输出信号UP反相调整电路图；
[0065] 图6为本发明实施例的第三输出信号DN的延迟调整电路图；
[0066] 图7为本发明实施例中电荷泵的主体电路图；
[0067] 图8为本发明实施例的压控延迟单元的具体电路图；
[0068] 图9为本发明实施例的输出锁存电路的具体电路图；
[0069] 图10为本发明实施例的占空比调整电路的具体电路图；
[0070] 图11为本发明实施例的基于模拟延迟锁相环的时钟产生器的输出时钟的时序示 意图。
[0071] 附图标记说明：
[0072] 1-闭环反馈系统，10 -鉴相器，11-电荷泵，12-环路滤波器，13-压控延迟线， 131-第一级差分压控延迟单元，132-第二级差分压控延迟单元，133-第三级差分压控延迟 单元，134-第四级差分压控延迟单元，135-第五级差分压控延迟单元，14-输出锁存电路， 141-第一输出锁存器，142-第二输出锁存器，143-第三输出锁存器，144-第四输出锁存器， 2-边沿组合电路。

【具体实施方式】
[0073] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0074] 本发明针对现有技术中六通道时间交织逐次逼近型模数转换器的输入时钟不够 精确的问题，提供一种基于模拟延迟锁相环的时钟产生器，如图1所示，基于模拟延迟锁相 环的时钟产生器包括：用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统1， 其中，所述参考时钟信号包括：第一参考时钟信号CLK_P和第二参考时钟信号CLK_N ;
[0075] 与所述闭环反馈系统1相连，用于对所述多组延迟时钟信号的占空比进行调整， 并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路2。
[0076] 本发明的上述实施例中，闭环反馈系统1具体产生六组占空比为50 %的延迟时钟 信号，其中，所述六组延迟时钟信号的相位等比例增加；所述边沿组合电路2将所述六组延 迟时钟信号进行两两组合处理，输出六组占空比为20%的输入时钟信号，并将其作为六通 道时钟交织逐次逼近型模数转换器的输入时钟信号，使得六通道时钟交织逐次逼近型模数 转换器的输入时钟信号更加精确，从而进一步提高了六通道时钟交织逐次逼近型模数转换 器的整体性能。
[0077] 本发明的上述实施例中，如图1所示，所述闭环反馈系统1包括：鉴相器10、与所 述鉴相器10连接的电荷泵11、与所述电荷泵11连接的环路滤波器12、分别与所述环路滤 波器12和所述电荷泵11连接的压控延迟线13以及与所述压控延迟线13连接的输出锁存 电路14 ;
[0078] 其中，所述鉴相器10用于检测所述输出锁存电路14反馈的第一延迟时钟信号ckl 与第七延迟时钟信号ck7的相位差，并输出一检测结果；
[0079] 所述电荷泵11用于将所述检测结果转换为电流；
[0080] 所述环路滤波器12用于将所述电流转换为控制电压Vc ;
[0081] 进一步地，如图2所示，所述环路滤波器具体为电容Cy所述电容Q的一端分别与 所述电荷泵和所述压控延迟线连接，并输出控制电压Vc，所述电容Q的另一端接地GND。
[0082] 所述压控延迟线13用于根据所述控制电压Vc以及所述参考时钟信号产生七组占 空比为50%的延迟时钟信号，其中，所述七组延迟时钟信号包括相位等比例增加的第一延 迟时钟信号ckl、第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第 五延迟时钟信号ck5、第六延迟时钟信号ck6以及第七延迟时钟信号ck7 ;
[0083] 本发明实施例的压控延迟线13,根据控制电压Vc值的不同，产生比参考时钟信号 延迟不同时间的多个延迟时钟信号。其中，参考时钟信号周期为T且占空比为50%，压控 延迟线输出七组占空比为50%、相位等比例增加的延迟时钟信号，当最后一组延迟时钟信 号的延时比第一组延迟时钟信号晚一个时钟周期T时，环路锁定，此时，控制电压Vc保持不 变。
[0084] 所述输出锁存电路14用于锁存所述七组延迟时钟信号，并将第一延迟时钟信号 ckl、第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第五延迟时钟 信号ck5以及第六延迟时钟信号ck6输出给所述边沿组合电路，同时将所述第一延迟时钟 信号ckl与第七延迟时钟信号ck7反馈给所述鉴相器10。
[0085] 在本发明的具体实施例中，输出锁存电路14通过将压控延迟线的输出信号锁存 输出，可以提高各输出时钟的翻转速度并使原本反相性能不佳的两相时钟成为严格反相的 两相时钟。
[0086] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图3所示，所述鉴相器10 包括：
[0087] 第一反相器11、第一上升沿触发型D触发器FF1、第二上升沿触发型D触发器FF2、 第三上升沿触发型D触发器FF3、第一与非门N1、第二与非门N2 ;
[0088] 其中，所述第一反相器II的输入端接第一输入信号start，所述第一反相器II的 输出端与所述第一上升沿触发型D触发器FF1的复位端Rst连接；所述第一上升沿触发型 D触发器FF1的数据输入端D接电源VDD，所述第一上升沿触发型D触发器FF1的输出端Q 输出第一输出信号rdy，且与第三上升沿触发型D触发器FF3的数据输入端D连接，所述第 一上升沿触发型D触发器FF1的时钟输入端elk与第一延迟时钟信号ckl连接；所述第二 上升沿触发型D触发器FF2的时钟输入端elk与第七延迟时钟信号ck7连接，所述第二上 升沿触发型D触发器FF2的数据输入端D与电源VDD连接，所述第二上升沿触发型D触发 器FF2的输出端Q输出第三输出信号DN ;所述第三上升沿触发型D触发器FF3的时钟输入 端elk接第一延迟时钟信号ckl，所述第三上升沿触发型D触发器FF3的输出端Q输出第二 输出信号UP ;所述第一与非门N1的两个输入端分别接所述第二输出信号UP和所述第三输 出信号DN，所述第一与非门N1的输出端与所述第二与非门N2的第一输入端连接；所述第 二与非门N2的第二输入端接所述第一输入信号start，所述第二与非门N2的输出分别与 第三上升沿触发型D触发器FF3的复位端Rst和第二上升沿触发型D触发器FF2的复位端 Rst连接。
[0089] 本发明的具体实施例中，如图2和图3以及图4所示，带起始控制的鉴相器10工 作过程如下：系统上电时第一输入信号start信号为"0"，鉴相器10的第一输出信号rdy、 第二输出信号UP以及第三输出信号DN均为"0"，其中，第一输出信号rdy为电荷泵的复位 信号。此时，电荷泵11输出的控制电压Vc为高电平VDD，且压控延迟单元初始化，其延时值 为最小。随后第一输入信号start信号变为" 1"，第一输出信号rdy信号在第一上升沿触发 型D触发器FF1的作用下随着第一延迟时钟信号ckl的第一个上升沿的到来变为" 1"，第二 输出信号UP和第三输出信号DN仍为"0"。之后第七延迟时钟信号ck7的上升沿到来，由 于第二上升沿触发型D触发器FF2的数据输入端D接在高电平VDD上，因此，第三输出信号 DN变为"1"，此时第二输出信号U仍为"0"。之后第一延迟时钟信号ckl的第二个上升沿到 来，第二输出信号UP被置为" 1"，此时第三输出信号DN仍为" 1"，在第一与非门N1、第二与 非门N2的共同作用下，第二上升沿触发型D触发器FF2、第三上升沿触发型D触发器FF3被 复位，因此，第二输出信号UP和第三输出信号DN同时变为"0"。此时，一个鉴相周期结束， 在第三输出信号DN信号的作用下，控制电压Vc不断降低以增加压控延时单元的延时量，并 逐渐消除输出的延迟时钟信号与参考时钟间的相位误差，直到最后一组延迟时钟信号比参 考时钟延迟一个时钟周期，延迟锁相环DLL实现锁定。
[0090] 带起始控制的鉴相器的时序图如图4所示，由于所述带起始控制的鉴相器可在系 统上电后令第二输出信号UP和第三输出信号DN均为"0"，此时，可使后级的压控延迟线初 始化，即延迟值最小。随后令第三输出信号DN为" 1"而第二输出信号UP为"0"，后级压控 延迟线增大延迟值，并不断减小第一延迟时钟信号ckl和第七延迟时钟信号ck7的相位差， 直至环路锁定，第七延迟时钟信号ck7比第一延迟时钟信号ckl延迟一个时钟周期。因此， 带起始控制的鉴相器可避免环路的误锁定。
[0091] 本发明实施例基于带起始控制的鉴相器，延迟锁相环可有效避免谐波锁定，且本 延迟锁相环可在较短的时间内达到锁定状态。
[0092] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图5和图6所示，所述电荷 泵11包括：输入信号调整电路，所述输入信号调整电路包括：第二输出信号UP反相调整电 路和第三输出信号DN延迟调整电路；
[0093] 其中，如图5所示，所述第二输出信号UP反相调整电路包括：
[0094] 第二反相器12、第三反相器13、第四反相器14、第一 M0S管Ml、第二M0S管M2 ;
[0095] 其中，所述第二反相器12的输入端接所述第二输出信号UP，所述第二反相器12的 输出端分别与所述第一 M0S管Ml的漏极和第二M0S管M2的源极连接；所述第一 M0S管Ml 的栅极接电源VDD，所述第一 M0S管Ml的源极与所述第二M0S管M2的漏极连接，第一 M0S 管Ml的漏极和第二M0S管M2的源极连接；第二M0S管M2的栅极接地；所述第三反相器13 的输入端分别与所述第一 M0S管Ml的源极与所述第二M0S管M2的漏极连接，所述第三反 相器13的输出端与所述第四反相器14的输入端连接；所述第四反相器14的输出信号为所 述第二输出信号UP的延迟反相信号UPb。
[0096] 本发明的具体实施例中，由于连接第一开关管M18栅极的信号是经鉴相器的第二 输出信号UP反相而来，因此会使该信号打开开关管M18的时间和第三输出信号DN信号打 开第二开关管M21的时间不同步，即控制开关管的输入时钟会发生偏移，造成充放电电流 的不同步。通过本发明实施例中的输入信号调整电路，使得电荷泵输入信号到达各自开关 管的时间相同，避免了充放电电流的不同步。
[0097] 如图6所示，所述第三输出信号DN延迟调整电路包括：
[0098] 第五反相器15、第六反相器16、第七反相器17、第八反相器18 ;
[0099] 其中，所述第五反相器15的输入端接所述第三输出信号DN，所述第五反相器15的 输出端与所述第六反相器16的输入端连接；所述第六反相器16的输出端与所述第七反相 器17的输入端连接；所述第七反相器17的输出端与所述第八反相器18的输入端连接；所 述第八反相器18的输出端输出所述第三输出信号DN的延迟信号DN_delay ;
[0100] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图7所示，所述电荷泵11 还包括：电荷泵主体电路，所述电荷泵主体电路包括：电流源产生电路和电流镜充放电电 路；
[0101] 其中，所述电流源产生电路包括：
[0102] 第三M0S管M3、第四M0S管M4、第五M0S管M5、第六M0S管M6、第七M0S管M7、第 八M0S管M8、第一电阻R1 ;
[0103] 其中，所述第三M0S管M3的源极与电源VDD连接，所述第三M0S管M3的栅极分别 与所述第五M0S管M5的栅极以及漏极连接，所述第三M0S管M3的栅极还分别与所述第四 M0S管M4的栅极以及漏极连接，所述第三M0S管M3的漏极分别与所述第六M0S管M6的漏 极以及栅极连接；所述第六M0S管M6的源极接地GND，所述第六M0S管M6的漏极和栅极连 接后与所述第五M0S管M5的源极连接，所述第六M0S管M6的漏极和栅极连接后还与所述 第七M0S管M7的栅极连接；所述第四M0S管M4的栅极与漏极连接后与所述第七M0S管M7 的漏极连接，所述第四M0S管M4的栅极与漏极连接后还与所述第八M0S管M8的栅极连接， 所述第四M0S管M4的源极接电源VDD ;所述第八M0S管M8的源极接电源VDD，所述第八M0S 管M8的漏极与所述电流镜充放电电路连接；所述第一电阻R1的一端与所述第七M0S管M7 的源极连接，另一端接地GND ;
[0104] 所述电流镜充放电电路包括：
[0105] 第九M0S管M9、第十M0S管M10、第^-一 ]?03管組1、第十二冊3管組2、第十三冊3 管M13、第十四M0S管M14、第十五M0S管M15、第十六M0S管M16、第十七M0S管M17、第一开 关管M18、第十九M0S管M19、第二十M0S管M20、第二开关管M21、第二十二M0S管M22、第 二十三M0S管M23、第二十四M0S管M24 ;
[0106] 其中，所述第九M0S管M9的源极接地GND，所述第九M0S管M9的栅极与漏极连接 后分别与所述第八M0S管M8的漏极、所述第十M0S管M10的栅极以及所述第十三M0S管 M13的栅极连接；所述第十M0S管M10的源极接地GND，所述第十M0S管M10的漏极分别与 所述第十一 M0S管Mil的漏极和栅极连接；所述第十一 M0S管Mil的源极接电源VDD，所述 第十一 M0S管Mil的漏极和栅极连接后与所述第十二M0S管M12的栅极连接；所述第十二 M0S管M12的源极接电源VDD，所述第十二M0S管M12漏极分别与所述第十六M0S管M16的 漏极以及栅极连接；所述第十六M0S管M16的漏极与栅极连接后分别与所述第二十三M0S 管M23的漏极以及所述第二十M0S管M20的栅极连接，所述第十六M0S管M16的源极与所述 第十七M0S管M17的漏极连接；所述第十七M0S管M17的栅极接电源VDD，所述第十七M0S 管M17的源极接地GND ;所述第二十三M0S管M23的源极接电源VDD，所述第二十三M0S管 M23的栅极与所述第二十M0S管M20的漏极连接，所述第二十三M0S管M23的栅极还分别与 所述第二十二M0S管M22的栅极、第二十四M0S管M24的漏极以及第十九M0S管M19的漏 极连接；所述第二十四M0S管M24的漏极作为输出端V，所述第二十四M0S管M24的栅极接 第一输出信号rdy，所述第二十四M0S管M24的源极接电源VDD ;所述第十九M0S管M19的 源极与所述第一开关管M18的漏极连接，所述第十九M0S管M19的栅极与所述第二十二M0S 管M22的漏极连接，所述第十九M0S管M19的栅极还分别与所述第十五M0S管M15的栅极 以及漏极连接；所述第十五M0S管M15的栅极以及漏极连接后与所述第十三M0S管M13的 漏极连接，所述第十五MOS管M15的源极与所述第十四MOS管M14的漏极连接；所述第十三 M0S管M13的源极接地GND ;所述第十四M0S管M14的源极接电源VDD，所述第十四M0S管 M14的栅极接地GND ;所述第一开关管M18的源极接电源VDD，所述第一开关管M18的栅极 接所述第二输出信号UP的延迟反相信号UPb ;所述第二十M0S管M20的源极与所述第二开 关管M21的漏极连接；所述第二开关管M21的源极接地GND，所述第二开关管M21的栅极接 所述第三输出信号DN的延迟信号DN_delay ;所述第二十二M0S管M22的源极接地GND。
[0107] 本发明的具体实施例中，电荷泵工作过程如下：电流源产生电路中的第三M0S管 M3和第四M0S管M4具有相同的尺寸，通过电流的"自举"功能，第四M0S管M4的漏极与第 三M0S管M3的漏极产生大小相同的电流。第五M0S管M5在电路上电时提供一条从电源 VDD经第四M0S管M4、第六M0S管M6到地GND的电流通路，因此，第四M0S管M4和第六M0S 管M6,第三M0S管M3和第七M0S管M7都保持不关断。电路启动后第五M0S管M5将被关 断。该电流源产生电路产生一个与电源电压无关的基准电流Iref，并通过第四M0S管M4、 第八M0S管M8构成的电流镜流入后级电路。第九M0S管M9和第十M0S管M10、第i^一 M0S 管Mil和第十二M0S管M12分别构成电流镜，镜像基准电流Iref分别通过另两组电流镜 第十五M0S管M15和第十九M0S管M19、第十六M0S管M16和第二十M0S管M20流至输出 端V。当第二输出信号UP的延迟反相信号UPb为"0"而第三输出信号DN的延迟信号DN_ delay为"0"时，控制电压Vc被充电从而增大；当第二输出信号UP的延迟反相信号UPb为 " 1"而第三输出信号DN的延迟信号DN_delay为" 1"时，Vc被放电从而减小。当第二输出 信号UP的延迟反相信号UPb为"0"而第三输出信号DN的延迟信号DN_delay为"1"时，控 制电压Vc被同时充放电，设计时应使充放电电流大小相等，使得控制电压Vc保持不变。当 第二输出信号UP的延迟反相信号UPb为"1"而第三输出信号DN的延迟信号DN_delay为 "0"时，控制电压Vc既不被充电，也不被放电，控制电压Vc保持不变。此外，第二十二M0S 管M22和第二十三M0S管M23的作用是减小充放电电流大小的差别，从而可以减小锁相环 的抖动。第二十四M0S管M24的作用是当第一输出信号rdy信号为"0"时，将输出的控制 电压Vc变为电源VDD，然后第一输出信号rdy变为" 1"，第二十四M0S管M24被关断。
[0108] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图1所示，所述压控延迟 线13包括具有相同结构的第一级差分压控延迟单元131、第二级差分压控延迟单元132、第 三级差分压控延迟单元133、第四级差分压控延迟单元134以及第五级差分压控延迟单元 135,其中，
[0109] 所述第一级差分压控延迟单元131的第一输入端与第一参考时钟信号CLK_P连 接，所述第一级差分压控延迟单元131的第二输入端与第二参考时钟信号CLK_N连接，所述 第一级差分压控延迟单元131的第一输出端与所述第二级差分压控延迟单元的第一输入 端连接，所述第一级差分压控延迟单元131的第二输出端与所述第二级差分压控延迟单元 132的第二输入端连接；
[0110] 所述第二级差分压控延迟单元132的第一输出端与所述第三级差分压控延迟单 元133的第一输入端连接，所述第二级差分压控延迟单元132的第二输出端与所述第三级 差分压控延迟单元133的第二输入端连接；
[0111] 所述第三级差分压控延迟单元133的第一输出端与所述第四级差分压控延迟单 元134的第一输入端连接，所述第三级差分压控延迟单元133的第二输出端与所述第四级 差分压控延迟单元134的第二输入端连接；
[0112] 所述第四级差分压控延迟单元134的第一输出端与所述第五级差分压控延迟单 元135的第一输入端连接，所述第四级差分压控延迟单元134的第二输出端与所述第五级 差分压控延迟单元135的第二输入端连接；
[0113] 其中，如图7所示，每级所述差分压控延迟单元包括：
[0114] 电压控制尾电流源M25、第一输入M0S管M26、第二输入M0S管M27、第一负载M0S 管M28、第二负载M0S管M29、第三负载M0S管M30、第四负载M0S管M31、第九反相器19、第 十反相器110;
[0115] 其中，所述电压控制尾电流源M25的源极接地GND，所述电压控制尾电流源M25的 栅极接控制电压Vc，所述电压控制尾电流源M25的漏极分别与所述第一输入M0S管M26的 源极以及所述第二输入M0S管M27的源极连接；所述第一输入M0S管M26的的栅极为所述差 分压控延迟单元的第一输出端0UT1，所述第一输入M0S管M26的漏极与所述第九反相器19 的输入端连接；所述第九反相器19的输出端为所述差分压控延迟单元的第一输入端Vinl， 所述分别与所述第一负载M0S管M28的漏极以及所述第三负载M0S管M30的栅极、漏极连 接，所述第九反相器19的输出端还与所述第二负载M0S管M29的栅极连接；所述第三负载 M0S管M30的源极接电源VDD ;所述第一负载M0S管M28的源极接电源VDD，所述第一负载 M0S管M28的栅极分别与第二负载M0S管M29的漏极以及第四负载M0S管M31的漏极、栅极 连接，所述第一负载M0S管M28的栅极还分别与所述第十反相器110的输入端和所述第二 输入M0S管M27的漏极连接；第二负载M0S管M29的源极接电源VDD ;所述第四负载M0S管 M31的源极接电源VDD ;所述第十反相器110的输出端为所述差分压控延迟单元的第二输入 端Vin2 ;所述第二输入M0S管M27的栅极为所述差分压控延迟单元的第二输出端0UT2。
[0116] 压控延迟线13由5个相同的差分压控延迟单元组成，能够很好地抑制共模噪声的 干扰。其中，前四级用来产生七组相位等比例增加的延迟时钟信号。为了使第四级差分压 控延迟单元与前三级差分压控延迟单元具有相同的负载，在第四级差分压控延迟单元后面 设置了第五级差分压控延迟单元，称为dummy单元。电压控制尾电流源M25受电荷泵经电 容Q输出的控制电压Vc的控制，其输出电流由控制电压Vc决定，该电流被平均分配到两 条支路后可实现对输入信号不同的延时输出。并且随着控制电压Vc的减小，压控延迟线的 延迟不断增加。由于负载单元采用所述第一负载M0S管M28、所述第二负载M0S管M29的栅 漏交叉相连，构成正反馈结构，因此可以实现信号的快速翻转，确保输出波形达到全差分， 同时减小输出信号的失真。另外，该延迟单元可直接受控于电荷泵经电容Q输出的控制电 压Vc，无需偏置电压产生电路。
[0117] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图2所示，所述输出锁存 电路14包括具有相同结构的第一输出锁存器141、第二输出锁存器142、第三输出锁存器 143以及第四输出锁存器144 ;所述第一输出锁存器141的第一输入端与所述第一级差分压 控延迟单兀131的第一输出端相连，所述第一输出锁存器141的第二输入端与所述第一级 差分压控延迟单兀131的第二输出端相连，所述第一输出锁存器141的第一输出端输出所 述第一延迟时钟信号ckl，所述第一输出锁存器141的第二输出端输出所述第一延迟时钟 信号ck4 ;
[0118] 所述第二输出锁存器142的第一输入端与所述第二级差分压控延迟单元132的 第一输出端相连，所述第二输出锁存器142的第二输入端与所述第二级差分压控延迟单元 132的第二输出端相连，所述第二输出锁存器142的第一输出端输出所述第二延迟时钟信 号ck2,所述第二输出锁存器142的第二输出端输出所述第五延迟时钟信号ck5 ;
[0119] 所述第三输出锁存器143的第一输入端与所述第三级差分压控延迟单元133的 第一输出端相连，所述第三输出锁存器143的第二输入端与所述第三级差分压控延迟单元 133的第二输出端相连，所述第三输出锁存器143的第一输出端输出所述第三延迟时钟信 号ck3,所述第三输出锁存器143的第二输出端输出所述第六延迟时钟信号ck6 ;
[0120] 所述第四输出锁存器144的第一输入端与所述第四级差分压控延迟单元134的 第一输出端相连，所述第四输出锁存器144的第二输入端与所述第四级差分压控延迟单元 134的第二输出端相连，所述第四输出锁存器144的第一输出端输出所述第七延迟时钟信 号 ck7 ;
[0121] 其中，如图8所示，每个所述输出锁存器包括：
[0122] 第十一反相器111、第十二反相器112、第十三反相器113、第十四反相器114、第 十五反相器115和第十六反相器116 ;
[0123] 其中，所述第十一反相器111的输入端为所述输出锁存器的第一输入端IN1，所述 第十一反相器111的输出端接所述第十二反相器112的输入端；第十二反相器112的输出 端分别与所述第十五反相器115的输出端以及所述第十六反相器116的输入端连接，且第 十二反相器112的输出端作为所述输出锁存器的第一输出端0UT3 ;所述第十五反相器115 的输入端分别与所述第十四反相器114的输出端以及所述第十六反相器116的输出端连 接，且所述第十四反相器114的输出端作为所述输出锁存器第二输出端0UT4 ;所述第十四 反相器114的输入端与所述第十三反相器113的输出端连接；所述第十三反相器113的输 入端作为所述输出锁存器的第二输入端IN2。
[0124] 输出时钟锁存电路的功能是将原本反相性能不佳的两相时钟锁存输出，并使它们 成为严格反相的两相时钟。第一输入端IN1的延迟时钟信号经两级反相器后从第一输出端 0UT1输出，第二输入端IN2的延迟时钟信号经两级反相器后从第二输出端0UT2输出。其 中，第一输入端IN1的延迟时钟信号和第二输入端IN2的延迟时钟信号为压控延迟线输出 的反相信号。另外，反相器115与反相器116构成静态锁存器，使第一输出端0UT3和第二 输出端0UT4输出的信号具有快速的翻转特性和良好的反相特性。
[0125] 本发明实施例的基于模拟延迟锁相环的时钟产生器，如图2所示，所述边沿组合 电路包括具有相同结构的7K个占空比调整电路；
[0126] 其中，所述六个占空比调整电路中的第一调整电路的第一输入端接所述第一延迟 时钟信号ckl，所述第一调整电路的第二输入端接所述第五延迟时钟信号ck5,所述第一调 整电路的输出端输出第一输入时钟信号A1 ;
[0127] 所述六个占空比调整电路中的第二调整电路的第一输入端接所述第二延迟时钟 信号ck2,所述第二调整电路的第二输入端接所述第六延迟时钟信号ck6,所述第二调整电 路的输出端输出第二输入时钟信号A2 ;
[0128] 所述六个占空比调整电路中的第三调整电路的第一输入端接所述第三延迟时钟 信号ck3,所述第三调整电路的第二输入端接所述第一延迟时钟信号ckl，所述第三调整电 路的输出端输出第三输入时钟信号A3 ;
[0129] 所述六个占空比调整电路中的第四调整电路的第一输入端接所述第四延迟时钟 信号ck4,所述第三调整电路的第二输入端接所述第二延迟时钟信号ck2,所述第四调整电 路的输出端输出第四输入时钟信号A4 ;
[0130] 所述六个占空比调整电路中的第五调整电路的第一输入端接所述第五延迟时钟 信号ck5,所述第三调整电路的第二输入端接所述第三延迟时钟信号ck3,所述第五调整电 路的输出端输出第五输入时钟信号A5 ;
[0131] 所述六个占空比调整电路中的第六调整电路的第一输入端接所述第五延迟时钟 信号ck6,所述第三调整电路的第二输入端接所述第三延迟时钟信号ck4,所述第六调整电 路的输出端输出第六输入时钟信号A6 ;
[0132] 其中，如图10所示，每个所述占空比调整电路包括：
[0133] 第十七反相器117、第十八反相器118、第十九反相器119、第二十反相器120、第 二i^一反相器121、第二十二反相器122、第二十三反相器123、第三十二M0S管M32、第 三十三M0S管M33、第三十四M0S管M34、第三十五M0S管M35 ;
[0134] 其中，所述第十七反相器117的输入端以及第三十三M0S管M33的栅极为所述占 空比调整电路的第一输入端fall ;所述第十七反相器117的输出端与所述第十八反相器 118的输入端连接，所述第十八反相器118的输出端与所述第十九反相器119的输入端连 接；所述第十九反相器119的输出端与所述第三十二M0S管M32的栅极连接；所述第三十二 M0S管M32的源极接电源VDD，所述第三十二M0S管M32的漏极与所述第三十三M0S管M33 源极连接；所述第三十三M0S管M33的漏极分别与所述第二十三反相器123的输入端以及 所述第三十四M0S管M34的漏极连接；所述第二十三反相器123的输出端为所述占空比调 整电路的输出端OUT ;所述第二十反相器120的输入端以及所述第三十五M0S管M35的栅 极为所述占空比调整电路的第二输入端rise ;所述第二十反相器120的输出端与所述第 二十一反相器121的输入端连接；所述第二十一反相器121的输出端与所述第二十二反相 器122的输入端连接；所述第二十二反相器122的输出端与所述第三十四M0S管M34的栅 极连接；所述第三十四M0S管M34的源极与所述第三十五M0S管M35的漏极连接，所述第 三十五M0S管M35的源极接地GND。
[0135] 在本发明的具体实施例中，所述占空比调整电路如图10所述。其中，输出端OUT输 出信号的下降沿由第一输入端fall输入的信号决定，上升沿由第二输入端rise输入的信 号决定。第一输入端fall输入信号的下降沿的到来使第三十三M0S管M33导通，而此时第 三十二M0S管M32已经导通。因此，节点C被充电至高电平VDD，再经反相器123后输出低 电平GND。其后，第三十二M0S管M32先于第三十三M0S管M33断开，节点C的状态与第一 输入端fall输入的信号无关。第二输入端rise输入信号的上升沿的到来使第三十五M0S 管M35导通，而此时第三十四M0S管M34已经导通，因此节点C被放电至低电平GND，再经反 相器123后输出高电平VDD。其后，第三十四M0S管M34先于第三十五M0S管M35断开，节 点C的状态与第二输入端rise的输入信号无关。由此可见，输出端OUT输出信号的下降沿 由第一输入端fall的输入信号的下降沿决定；输出信号的上升沿由第二输入端rise的输 入信号的上升沿决定。因此，该电路实现了对时钟信号占空比调整的功能。
[0136] 在本发明的具体实施例中，边沿组合电路具体将第一延迟时钟信号ckl和第五延 迟时钟信号ck5组合产生第一输入时钟信号A1，将第二延迟时钟信号ck2和第六延迟时钟 信号ck6组合产生第二输入时钟信号A2,将第三延迟时钟信号ck3和第一延迟时钟信号 ckl组合产生第三输入时钟信号A3,将第四延迟时钟信号ck4和第二延迟时钟信号ck2组 合产生第四输入时钟信号A4,将第五延迟时钟信号ck5和第三延迟时钟信号ck3组合产生 第五输入时钟信号A5,将第六延迟时钟信号ck6和第四延迟时钟信号ck4组合产生第六输 入时钟信号A6。
[0137] 其中，第一输入时钟信号A1为占空比为20%的时钟信号，可作为单通道逐次逼近 型模数转换器的输入时钟信号。如图11所示，第二输入时钟信号A2为占空比为20%的时 钟信号，其相位比A1延迟60° ;第三输入时钟信号A3为占空比为20%的时钟信号，其相 位比A1延迟120° ;第四输入时钟信号A4为占空比为20%的时钟信号，其相位比A1延迟 180° ;第五输入时钟信号A5为占空比为20%的时钟信号，其相位比A1延迟240° ;第六输 入时钟信号A6为占空比为20%的时钟信号，其相位比A1延迟300°。上述六相等相位差、 占空比均为20%的信号可作为时钟交织逐次逼近型模数转换器的时钟输入信号。
[0138] 本发明实施例的基于模拟延迟锁相环的时钟产生器，通过闭环反馈系统产生六组 占空比50%，相位等比例增加的延迟时钟信号，再经边沿组合电路对六组延迟时钟信号进 行重组，即可产生六组占空比为20%，相位等比例增加的输入时钟信号，解决了传统分频器 时钟不够精确的问题，进一步提高了六通道时钟交织逐次逼近型模数转换器的整体性能。
[0139] 以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
【权利要求】
1. 一种基于模拟延迟锁相环的时钟产生器，应用于时间交织逐次逼近型模数转换器， 其特征在于，包括 ： 用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统； 与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出 所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。
2. 根据权利要求1所述的基于模拟延迟锁相环的时钟产生器，其特征在于， 所述闭环反馈系统产生六组占空比为50%的延迟时钟信号，其中，所述六组延迟时钟 信号的相位等比例增加。
3. 根据权利要求2所述的基于模拟延迟锁相环的时钟产生器，其特征在于， 所述边沿组合电路将所述六组延迟时钟信号进行两两组合处理，输出六组占空比为 20%的输入时钟信号，其中，进行组合处理的两组延迟时钟信号的相位差为预设值。
4. 根据权利要求2所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述闭环 反馈系统包括：鉴相器、与所述鉴相器连接的电荷泵、与所述电荷泵连接的环路滤波器、分 别与所述环路滤波器和所述电荷泵连接的压控延迟线以及与所述压控延迟线连接的输出 锁存电路； 其中，所述鉴相器用于检测所述输出锁存电路反馈的第一延迟时钟信号（ckl)与第七 延迟时钟信号（ck7)的相位差，并输出一检测结果； 所述电荷泵用于将所述检测结果转换为电流； 所述环路滤波器用于将所述电流转换为控制电压（Vc); 所述压控延迟线用于根据所述控制电压（Vc)以及所述参考时钟信号产生七组占空 比为50%的延迟时钟信号，其中，所述七组延迟时钟信号包括相位等比例增加的第一延迟 时钟信号（ckl)、第二延迟时钟信号（ck2)、第三延迟时钟信号（ck3)、第四延迟时钟信号 (ck4)、第五延迟时钟信号（ck5)、第六延迟时钟信号（ck6)以及第七延迟时钟信号（ck7); 所述输出锁存电路用于锁存所述七组延迟时钟信号，并将第一延迟时钟信号（ckl)、第 二延迟时钟信号（ck2)、第三延迟时钟信号（ck3)、第四延迟时钟信号（ck4)、第五延迟时钟 信号（ck5)以及第六延迟时钟信号（ck6)输出给所述边沿组合电路，同时将所述第一延迟 时钟信号（ckl)与第七延迟时钟信号（ck7)反馈给所述鉴相器。
5. 根据权利要求4所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述鉴相 器包括： 第一反相器（II)、第一上升沿触发型D触发器（FF1)、第二上升沿触发型D触发器 (FF2)、第三上升沿触发型D触发器（FF3)、第一与非门（N1)、第二与非门（N2); 其中，所述第一反相器（II)的输入端接第一输入信号（start)，所述第一反相器（II) 的输出端与所述第一上升沿触发型D触发器（FF1)的复位端（Rst)连接；所述第一上升沿 触发型D触发器（FF1)的数据输入端（D)接电源（VDD)，所述第一上升沿触发型D触发器 (FF1)的输出端（Q)输出第一输出信号（rdy)，且与第三上升沿触发型D触发器（FF3)的 数据输入端（D)连接，所述第一上升沿触发型D触发器（FF1)的时钟输入端（elk)与第一 延迟时钟信号（ckl)连接；所述第二上升沿触发型D触发器（FF2)的时钟输入端（elk)与 第七延迟时钟信号（ck7)连接，所述第二上升沿触发型D触发器（FF2)的数据输入端（D) 与电源（VDD)连接，所述第二上升沿触发型D触发器（FF2)的输出端（Q)输出第三输出信 号（DN);所述第三上升沿触发型D触发器（FF3)的时钟输入端（elk)接第一延迟时钟信号 (ckl)，所述第三上升沿触发型D触发器（FF3)的输出端（Q)输出第二输出信号（UP);所述 第一与非门（N1)的两个输入端分别接所述第二输出信号（UP)和所述第三输出信号（DN)， 所述第一与非门（N1)的输出端与所述第二与非门（N2)的第一输入端连接；所述第二与非 门（N2)的第二输入端接所述第一输入信号（start)，所述第二与非门（N2)的输出分别与第 三上升沿触发型D触发器（FF3)的复位端（Rst)和第二上升沿触发型D触发器（FF2)的复 位端（Rst)连接。
6. 根据权利要求5所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述电荷 泵包括：输入信号调整电路，所述输入信号调整电路包括：第二输出信号（UP)反相调整电 路和第三输出信号（DN)延迟调整电路； 其中，所述第二输出信号（UP)反相调整电路包括： 第二反相器（12)、第三反相器（13)、第四反相器（14)、第一 MOS管（Ml)、第二MOS管 (M2)； 其中，所述第二反相器（12)的输入端接所述第二输出信号（UP)，所述第二反相器（12) 的输出端分别与所述第一 MOS管（Ml)的漏极和第二MOS管（M2)的源极连接；所述第一 MOS 管（Ml)的栅极接电源（VDD)，所述第一 MOS管（Ml)的源极与所述第二MOS管（M2)的漏极 连接，第一 MOS管（Ml)的漏极和第二MOS管（M2)的源极连接；第二MOS管（M2)的栅极接 地；所述第三反相器（13)的输入端分别与所述第一 MOS管（Ml)的源极与所述第二MOS管 (M2)的漏极连接，所述第三反相器（13)的输出端与所述第四反相器（14)的输入端连接； 所述第四反相器（14)的输出信号为所述第二输出信号（UP)的延迟反相信号（UPb)。 所述第三输出信号（DN)延迟调整电路包括： 第五反相器（15)、第六反相器（16)、第七反相器（17)、第八反相器（18); 其中，所述第五反相器（15)的输入端接所述第三输出信号（DN)，所述第五反相器（15) 的输出端与所述第六反相器（16)的输入端连接；所述第六反相器（16)的输出端与所述第 七反相器（17)的输入端连接；所述第七反相器（17)的输出端与所述第八反相器（18)的 输入端连接；所述第八反相器（18)的输出端输出所述第三输出信号（DN)的延迟信号（DN_ delay)；
7. 根据权利要求6所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述电荷 泵还包括：电荷泵主体电路，所述电荷泵主体电路包括：电流源产生电路和电流镜充放电 电路； 其中，所述电流源产生电路包括： 第三MOS管（M3)、第四MOS管（M4)、第五MOS管（M5)、第六MOS管（M6)、第七MOS管 (M7)、第八 MOS 管（M8)、第一电阻（R1); 其中，所述第三MOS管（M3)的源极与电源（VDD)连接，所述第三MOS管（M3)的栅极分 别与所述第五MOS管（M5)的栅极以及漏极连接，所述第三MOS管（M3)的栅极还分别与所 述第四MOS管（M4)的栅极以及漏极连接，所述第三MOS管（M3)的漏极分别与所述第六MOS 管（M6)的漏极以及栅极连接；所述第六MOS管（M6)的源极接地（GND)，所述第六MOS管 (M6)的漏极和栅极连接后与所述第五MOS管（M5)的源极连接，所述第六MOS管（M6)的漏 极和栅极连接后还与所述第七MOS管（M7)的栅极连接；所述第四MOS管（M4)的栅极与漏 极连接后与所述第七MOS管（M7)的漏极连接，所述第四MOS管（M4)的栅极与漏极连接后 还与所述第八M0S管（M8)的栅极连接，所述第四M0S管（M4)的源极接电源（VDD);所述第 八M0S管（M8)的源极接电源（VDD)，所述第八M0S管（M8)的漏极与所述电流镜充放电电路 连接；所述第一电阻（R1)的一端与所述第七M0S管（M7)的源极连接，另一端接地（GND); 所述电流镜充放电电路包括： 第九M0S管（M9)、第十M0S管（M10)、第i^一M0S管（Mil)、第十二M0S管（M12)、第十三 M0S管（M13)、第十四M0S管（M14)、第十五M0S管（M15)、第十六M0S管（M16)、第十七M0S 管（M17)、第一开关管（M18)、第十九M0S管（M19)、第二十M0S管（M20)、第二开关管（M21)、 第二十二M0S管（M22)、第二十三M0S管（M23)、第二十四M0S管（M24); 其中，所述第九M0S管（M9)的源极接地（GND)，所述第九M0S管（M9)的栅极与漏极连 接后分别与所述第八M0S管（M8)的漏极、所述第十M0S管（M10)的栅极以及所述第十三 M0S管（M13)的栅极连接；所述第十M0S管（M10)的源极接地（GND)，所述第十M0S管（M10) 的漏极分别与所述第十一 M0S管（Mil)的漏极和栅极连接；所述第十一 M0S管（Mil)的源 极接电源（VDD)，所述第十一 M0S管（Mil)的漏极和栅极连接后与所述第十二M0S管（M12) 的栅极连接；所述第十二M0S管（M12)的源极接电源（VDD)，所述第十二M0S管（M12)漏极 分别与所述第十六M0S管（M16)的漏极以及栅极连接；所述第十六M0S管（M16)的漏极与 栅极连接后分别与所述第二十三M0S管（M23)的漏极以及所述第二十M0S管（M20)的栅 极连接，所述第十六M0S管（M16)的源极与所述第十七M0S管（M17)的漏极连接；所述第 十七M0S管（M17)的栅极接电源（VDD)，所述第十七M0S管（M17)的源极接地（GND);所述 第二十三M0S管（M23)的源极接电源（VDD)，所述第二十三M0S管（M23)的栅极与所述第 二十M0S管（M20)的漏极连接，所述第二十三M0S管（M23)的栅极还分别与所述第二十二 M0S管（M22)的栅极、第二十四M0S管（M24)的漏极以及第十九M0S管（M19)的漏极连接； 所述第二十四M0S管（M24)的漏极接控制电压（Vc)，所述第二十四M0S管（M24)的栅极接 第一输出信号（rdy)，所述第二十四M0S管（M24)的源极接电源（VDD);所述第十九M0S管 (M19)的源极与所述第一开关管（M18)的漏极连接，所述第十九M0S管（M19)的栅极与所述 第二十二M0S管（M22)的漏极连接，所述第十九M0S管（M19)的栅极还分别与所述第十五 M0S管（M15)的栅极以及漏极连接；所述第十五M0S管（M15)的栅极以及漏极连接后与所 述第十三M0S管（M13)的漏极连接，所述第十五M0S管（M15)的源极与所述第十四M0S管 (M14)的漏极连接；所述第十三M0S管（M13)的源极接地（GND);所述第十四M0S管（M14) 的源极接电源（VDD)，所述第十四M0S管（M14)的栅极接地（GND);所述第一开关管（M18) 的源极接电源（VDD)，所述第一开关管（M18)的栅极接所述第二输出信号（UP)的延迟反相 信号（UPb);所述第二十M0S管（M20)的源极与所述第二开关管（M21)的漏极连接；所述第 二开关管（M21)的源极接地GND，所述第二开关管（M21)的栅极接所述第三输出信号（DN) 的延迟信号（DN_delay);所述第二十二M0S管（M22)的源极接地（GND)。
8. 根据权利要求4所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述环路 滤波器具体为电容（CJ，所述电容（CJ的一端分别与所述电荷泵和所述压控延迟线连接， 并输出控制电压（Vc)，所述电容（CJ的另一端接地（GND)。
9. 根据权利要求4所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述压控 延迟线包括具有相同结构的第一级差分压控延迟单元、第二级差分压控延迟单元、第三级 差分压控延迟单元、第四级差分压控延迟单元以及第五级差分压控延迟单元，其中， 所述第一级差分压控延迟单元的第一输入端与第一参考时钟信号（CLK_P)连接，所 述第一级差分压控延迟单元的第二输入端与第二参考时钟信号（CLK_N)连接，所述第一级 差分压控延迟单元的第一输出端与所述第二级差分压控延迟单元的第一输入端连接，所述 第一级差分压控延迟单元的第二输出端与所述第二级差分压控延迟单元的第二输入端连 接； 所述第二级差分压控延迟单元的第一输出端与所述第三级差分压控延迟单元的第一 输入端连接，所述第二级差分压控延迟单元的第二输出端与所述第三级差分压控延迟单元 的第二输入端连接； 所述第三级差分压控延迟单元的第一输出端与所述第四级差分压控延迟单元的第一 输入端连接，所述第三级差分压控延迟单元的第二输出端与所述第四级差分压控延迟单元 的第二输入端连接； 所述第四级差分压控延迟单元的第一输出端与所述第五级差分压控延迟单元的第一 输入端连接，所述第四级差分压控延迟单元的第二输出端与所述第五级差分压控延迟单元 的第二输入端连接； 其中，每级所述差分压控延迟单元包括： 电压控制尾电流源（M25)、第一输入MOS管（M26)、第二输入MOS管（M27)、第一负载MOS 管（M28)、第二负载MOS管（M29)、第三负载MOS管（M30)、第四负载MOS管（M31)、第九反相 器（19)、第十反相器（110); 其中，所述电压控制尾电流源（M25)的源极接地（GND)，所述电压控制尾电流源（M25) 的栅极接控制电压（Vc)，所述电压控制尾电流源（M25)的漏极分别与所述第一输入MOS管 (M26)的源极以及所述第二输入MOS管（M27)的源极连接；所述第一输入MOS管（M26)的 的栅极为所述差分压控延迟单元的第一输出端（OUT1)，所述第一输入MOS管（M26)的漏极 与所述第九反相器（19)的输入端连接；所述第九反相器（19)的输出端为所述差分压控延 迟单元的第一输入端（Vinl)，所述分别与所述第一负载MOS管（M28)的漏极以及所述第三 负载MOS管（M30)的栅极、漏极连接，所述第九反相器（19)的输出端还与所述第二负载MOS 管（M29)的栅极连接；所述第三负载MOS管（M30)的源极接电源（VDD);所述第一负载MOS 管（M28)的源极接电源（VDD)，所述第一负载MOS管（M28)的栅极分别与第二负载MOS管 (M29) 的漏极以及第四负载MOS管（M31)的漏极、栅极连接，所述第一负载MOS管（M28)的栅 极还分别与所述第十反相器（110)的输入端和所述第二输入MOS管（M27)的漏极连接；第 二负载MOS管（M29)的源极接电源（VDD);所述第四负载MOS管（M31)的源极接电源（VDD); 所述第十反相器（110)的输出端为所述差分压控延迟单元的第二输入端（Vin2);所述第二 输入MOS管（M27)的栅极为所述差分压控延迟单元的第二输出端（OUT2)。
10.根据权利要求9所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述输出 锁存电路包括具有相同结构的第一输出锁存器、第二输出锁存器、第三输出锁存器以及第 四输出锁存器；所述第一输出锁存器的第一输入端与所述第一级差分压控延迟单元的第一 输出端相连，所述第一输出锁存器的第二输入端与所述第一级差分压控延迟单元的第二输 出端相连，所述第一输出锁存器的第一输出端输出所述第一延迟时钟信号（ckl)，所述第一 输出锁存器的第二输出端输出所述第一延迟时钟信号（ck4); 所述第二输出锁存器的第一输入端与所述第二级差分压控延迟单元的第一输出端相 连，所述第二输出锁存器的第二输入端与所述第二级差分压控延迟单元的第二输出端相 连，所述第二输出锁存器的第一输出端输出所述第二延迟时钟信号（ck2)，所述第二输出锁 存器的第二输出端输出所述第五延迟时钟信号（ck5); 所述第三输出锁存器的第一输入端与所述第三级差分压控延迟单元的第一输出端相 连，所述第三输出锁存器的第二输入端与所述第三级差分压控延迟单元的第二输出端相 连，所述第三输出锁存器的第一输出端输出所述第三延迟时钟信号（ck3)，所述第三输出锁 存器的第二输出端输出所述第六延迟时钟信号（ck6); 所述第四输出锁存器的第一输入端与所述第四级差分压控延迟单元的第一输出端相 连，所述第四输出锁存器的第二输入端与所述第四级差分压控延迟单元的第二输出端相 连，所述第四输出锁存器的第一输出端输出所述第七延迟时钟信号（ck7); 其中，每个所述输出锁存器包括： 第十一反相器（111)、第十二反相器（112)、第十三反相器（113)、第十四反相器（114)、 第十五反相器（115)和第十六反相器（116); 其中，所述第十一反相器（111)的输入端为所述输出锁存器的第一输入端（IN1)，所述 第十一反相器（111)的输出端接所述第十二反相器（112)的输入端；第十二反相器（112) 的输出端分别与所述第十五反相器（Π 5)的输出端以及所述第十六反相器（116)的输入 端连接，且第十二反相器（112)的输出端作为所述输出锁存器的第一输出端（0UT3);所述 第十五反相器（115)的输入端分别与所述第十四反相器（114)的输出端以及所述第十六反 相器（116)的输出端连接，且所述第十四反相器（114)的输出端作为所述输出锁存器第二 输出端（0UT4);所述第十四反相器（114)的输入端与所述第十三反相器（113)的输出端连 接；所述第十三反相器（113)的输入端作为所述输出锁存器的第二输入端（IN2)。
11.根据权利要求4所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述边沿 组合电路包括具有相同结构的六个占空比调整电路； 其中，所述六个占空比调整电路中的第一调整电路的第一输入端接所述第一延迟时钟 信号（ckl)，所述第一调整电路的第二输入端接所述第五延迟时钟信号（ck5)，所述第一调 整电路的输出端输出第一输入时钟信号（A1); 所述六个占空比调整电路中的第二调整电路的第一输入端接所述第二延迟时钟信号 (ck2)，所述第二调整电路的第二输入端接所述第六延迟时钟信号（ck6)，所述第二调整电 路的输出端输出第二输入时钟信号（A2); 所述六个占空比调整电路中的第三调整电路的第一输入端接所述第三延迟时钟信号 (ck3)，所述第三调整电路的第二输入端接所述第一延迟时钟信号（ckl)，所述第三调整电 路的输出端输出第三输入时钟信号（A3); 所述六个占空比调整电路中的第四调整电路的第一输入端接所述第四延迟时钟信号 (ck4)，所述第三调整电路的第二输入端接所述第二延迟时钟信号（ck2)，所述第四调整电 路的输出端输出第四输入时钟信号（A4); 所述六个占空比调整电路中的第五调整电路的第一输入端接所述第五延迟时钟信号 (ck5)，所述第三调整电路的第二输入端接所述第三延迟时钟信号（ck3)，所述第五调整电 路的输出端输出第五输入时钟信号（A5); 所述六个占空比调整电路中的第六调整电路的第一输入端接所述第五延迟时钟信号 (ck6)，所述第三调整电路的第二输入端接所述第三延迟时钟信号（ck4)，所述第六调整电 路的输出端输出第六输入时钟信号（A6); 其中，每个所述占空比调整电路包括： 第十七反相器（117)、第十八反相器（118)、第十九反相器（119)、第二十反相器（120)、 第二十一反相器（121)、第二十二反相器（122)、第二十三反相器（123)、第三十二MOS管 (M32)、第三十三MOS管（M33)、第三十四MOS管（M34)、第三十五MOS管（M35); 其中，所述第十七反相器（117)的输入端以及第三十三MOS管（M33)的栅极为所述占 空比调整电路的第一输入端（fall);所述第十七反相器（117)的输出端与所述第十八反相 器（118)的输入端连接，所述第十八反相器（118)的输出端与所述第十九反相器（119)的 输入端连接；所述第十九反相器（119)的输出端与所述第三十二MOS管（M32)的栅极连接； 所述第三十二MOS管（M32)的源极接电源（VDD)，所述第三十二MOS管（M32)的漏极与所述 第三十三MOS管（M33)源极连接；所述第三十三MOS管（M33)的漏极分别与所述第二十三 反相器（123)的输入端以及所述第三十四MOS管（M34)的漏极连接；所述第二十三反相器 (123)的输出端为所述占空比调整电路的输出端（OUT);所述第二十反相器（120)的输入端 以及所述第三十五M0S管（M35)的栅极为所述占空比调整电路的第二输入端（rise);所述 第二十反相器（120)的输出端与所述第二十一反相器（121)的输入端连接；所述第二十一 反相器（121)的输出端与所述第二十二反相器（122)的输入端连接；所述第二十二反相器 (122)的输出端与所述第三十四M0S管（M34)的栅极连接；所述第三十四M0S管（M34)的源 极与所述第三十五M0S管（M35)的漏极连接，所述第三十五M0S管（M35)的源极接地（GND)。
【文档编号】H03L7/18GK104113332SQ201410310797
【公开日】2014年10月22日 申请日期:2014年7月1日 优先权日:2014年7月1日
【发明者】李登全, 张靓, 朱樟明, 杨银堂 申请人:西安电子科技大学