输出时脉产生方法及其装置制造方法

输出时脉产生方法及其装置制造方法
【专利摘要】一种输出时脉的产生方法及其装置，该方法包括侦测一第一输入时脉以及一第二输入时脉之间的时序差而产生一相位误差信号、通过根据一确定性抖动指标信号遮蔽相位误差信号来产生一遮蔽后相位误差信号、通过过滤遮蔽后相位误差信号来产生一控制信号、以及根据控制信号产生一输出时脉。
【专利说明】输出时脉产生方法及其装置

【技术领域】
[0001] 本发明是关于一种时脉产生技术，特别是关于一种输出时脉产生方法及其装置。

【背景技术】
[0002] 时脉是一种周期性信号，具有可提供多个电路元件之间的时序（timing)或同步 的功能。在许多应用中都会使用时脉。举例来说，时脉可以应用在正反器（flip-flop)电 路。正反器电路是一种储存数据的装置，其会在时脉的上升边缘更新所储存的数据。即，正 反器电路使用时脉的上升边缘来定义其更新数据的时序。
[0003] 有许多应用非常需要具有理想周期性的时脉。举例来说，非常需要具有以固定时 间周期间隔出现上升边缘的时脉。在数学理论上，时脉的时序形成一个序列tn。其中，η为 时间索引。理想的时脉会具有下列式1所表示的时序序列。
[0004] tn =nT式I
[0005] 于此，T为此时脉的周期。事实上，时脉通常含有"抖动（jitter)"，并且时序序列 很有可能偏移式1所表示的形式。实际上，时脉的时序序列可表示成下列式2。
[0006] tn =ηΤ+δη式 2
[0007] 于此，δ"表示时脉抖动，g卩，在时间索引η的时序误差。时脉抖动通常包含二成 分：随机性抖动（randomjitter;RJ)以及确定性抖动（deterministicjitter;DJ)。随机 性抖动是因随机性噪声而产生的时脉时序的随机干扰。确定性抖动是预先已知或可预测的 时脉时序的干扰。
[0008] 在一范例中，确定性抖动可为由倍频延迟锁相回路（multiplyingdelaylocked loop;MDLL)所产生的时脉。举例来说，倍频延迟锁相回路包括IGHz振荡频率的（多路） 环形振荡器，并且周期性地（由多路）将200MHz参考时脉的上升边缘注入至环形振荡器， 藉以每5个振荡的时脉周期有效地破坏振荡及更新环形振荡器的时脉边缘一次。于此，5 为IGHz与200MHz之间的频率比值。然而，由于多路径（其提供200MHz时脉的上升边缘 的注入）与其他振荡路径（其提供环形振荡器的反馈以维持振荡）之间的时序不匹配，因 此200MHz参考时脉的上升边缘的注入通常会引入确定性抖动至环形振荡器的IGHz输入。 即，IGHz时脉的每5个周期会有一个显著时序误差。并且，显现出显著时序误差的周期为与 200MHz时脉的上升边缘的注入同时发生的周期。因此，IGHz时脉包含与200MHz时脉的上 升边缘同时发生的确定性抖动。虽然已有人提出一些减少确定性抖动的方法，但此些方法 复杂而且只是针对特定情况的解决办法。
[0009] 有一种值得关注的解决办法为利用锁相回路（phaselockloop;PLL)接收具有确 定性抖动的IGHz时脉做为输入时脉并相应再生具有较小确定性抖动的IGHz时脉做为输出 时脉。
[0010] 参照图1，锁相回路100包括相位侦测器110、回路滤波器130以及控制振荡器 140。相位侦测器110接收输入时脉以及输出时脉并输出一相位误差信号。回路滤波器130 接收相位误差信号并输出一控制信号。控制振荡器140接收控制信号并输出输出时脉。锁 相回路100为本领域所熟知，故于此不再赘述。
[0011] 于此，锁相回路100致使输出时脉追踪输入时脉的时序，同时在输入时脉的时序 上进行低通滤波，以致输出时脉所含带的确定性抖动小于输入时脉所含带的确定性抖动， 此时锁相回路100的频宽小于输入时脉所含带的确定性抖动的频宽。
[0012] 锁相回路的频宽愈小，锁相回路对于接收到的时脉所含带的确定性抖动的抑制能 力就愈佳。然而，每个锁相回路都包括一控制振荡器（例如：锁相回路100的控制振荡器 140)。锁相回路的控制振荡器亦会贡献随机性抖动至锁相回路所产生的输出时脉。频宽 (锁相回路的频宽）愈低，贡献的随机性抖动（在锁相回路所产生的输出时脉中）愈大。因 此，要在抑制锁相回路所接收的输入时脉的确定性抖动的能力与避免随机性抖动引入至锁 相回路再生的输出时脉的能力之间做个取舍。


【发明内容】

[0013] 在一实施例中，一种时脉产生装置包括一相位侦测器、一遮罩电路、一回路滤波器 以及一控制振荡器。相位侦测器接收一第一输入时脉以及一第二输入时脉，并产生代表第 一输入时脉以及第二输入时脉之间一时序差的一相位误差信号。遮罩电路根据确定性抖动 指标信号遮蔽相位误差信号而产生一遮蔽后相位误差信号。其中，确定性抖动指标信号指 不第一输入时脉中的一确定性抖动。回路滤波器以过滤遮蔽后相位误差信号来产生一控制 信号。控制振荡器根据控制信号的控制产生一输出时脉。
[0014] 在一实施例中，一种输出时脉的产生方法包括侦测一第一输入时脉以及一第二输 入时脉之间一时序差而产生一相位误差信号、通过根据一确定性抖动指标信号遮蔽相位误 差信号来产生一遮蔽后相位误差信号、通过过滤遮蔽后相位误差信号来产生一控制信号、 以及根据控制信号产生一输出时脉。
[0015] 在根据本发明的输出时脉产生方法及其装置的许多应用中，因为确定性抖动伴随 着参考时脉的时脉边缘产生，因此输入时脉源自于锁相回路电路并且包含确定性抖动，又 称的为参考混附信号（spur)。于此，确定性抖动指标信号能通过提取参考时脉的时脉边缘 而产生；如此一来，能有效地抑制输入时脉中起因于参考混附信号的确定性抖动。

【专利附图】

【附图说明】
[0016] 图1为公知锁相回路的功能方块图。
[0017] 图2为根据本发明一实施例的时脉产生装置的功能方块图。
[0018] 图3为图2的时脉产生装置的示范性时序图。
[0019] 图4为图2的相位侦测器与遮罩电路的组合电路的实施电路图。
[0020] 其中，附图标记说明如下：
[0021] 100锁相回路
[0022] 110相位侦测器
[0023] 130回路滤波器
[0024] 140控制振荡器
[0025] 200时脉产生装置
[0026] 210相位侦测器
[0027] 220遮罩电路
[0028] 230回路滤波器
[0029] 240控制振荡器
[0030] CLK_IN输入时脉
[0031] CLK_0UT输出时脉
[0032] PE相位误差信号
[0033] DJI确定性抖动指标信号
[0034] MPE遮蔽后相位误差信号
[0035] CTL控制信号
[0036] 311 边缘
[0037] 312 边缘
[0038] 313 边缘
[0039] 321 边缘
[0040] 322 边缘
[0041] 323 边缘
[0042] 331 脉冲
[0043] 332 脉冲
[0044] 333 脉冲
[0045] 334 脉冲
[0046] 335 脉冲
[0047] 336 脉冲
[0048] 337 脉冲
[0049] 338 脉冲
[0050] 341 脉冲
[0051] 342 脉冲
[0052] 343 脉冲
[0053] 344 脉冲
[0054] 345 脉冲
[0055] 346 脉冲
[0056] 400组合电路
[0057] 410相频侦测器
[0058] 411逻辑元件
[0059] 412逻辑元件
[0060] 413反向器
[0061] 420电流泵电路
[0062] UP第一逻辑信号
[0063] DN第二逻辑信号
[0064] MUP第三逻辑信号
[0065] MDN第四逻辑信号

【具体实施方式】
[0066] 图2为根据本发明一实施例的锁相回路（phaselockloop;PLL)装置的功能方 块图。参照图2,时脉产生装置200包括一相位侦测器210、一遮罩电路220、一回路滤波器 230以及一控制振荡器240。相位侦测器210、遮罩电路220 -回路滤波器230以及控制振 荡器240依序电性串接，并且控制振荡器240的输出反馈至相位侦测器210。
[0067] 相位侦测器210接收一第一输入时脉以及一第二输入时脉。在此，以输入时脉CLK_IN为第一输入时脉以及以输出时脉CLK_0UT为第二输入时脉为例。相位侦测器210 侦测输入时脉CLK_IN和输出时脉CLK_0UT之间的时序差以产生一相位误差信号PE。遮罩 电路220基于确定性抖动指标信号DJI遮蔽相位误差信号PE以产生遮蔽后相位误差信号 MPE。回路滤波器230对遮蔽后相位误差信号MPE进行滤波以产生一控制信号CTL。控制振 荡器240在控制信号CTL的控制下产生输出时脉CLK_0UT。
[0068] 输入时脉CLK_IN为具有预知的确定性抖动的时脉。于此，预知的确定性抖动是以 确定性抖动指标信号DJI来表明。举例来说，但不限于此，输入时脉CLK_IN为由倍频延迟锁 相回路（multiplyingdelaylockedloop;MDLL)电路所产生的IGHz时脉。倍频延迟锁相 回路电路会在所产生的输入时脉CLK_IN中引入预知的确定性抖动，并且此确定性抖动每5 个时脉周期出现一次。
[0069] 参照图3,由于在产生输入时脉CLK_IN的倍频延迟锁相回路电路（图中未显示） 中每输入时脉CLK_IN的5个时脉周期注入200MHz参考时脉的上升边缘一次，因此输入时 脉CLK_IN包含每5个时脉周期出现一次的确定性抖动，例如：边缘311、312、313 (于此些边 缘311、312、313的位置发生显著时序误差）。相位误差信号PE代表输入时脉CLK_IN和输 出时脉CLK_0UT之间的时序差。当输入时脉CLK_IN的上升边缘比输出时脉CLK_0UT的上 升边缘早到达时，以与时序差成比例的脉冲宽度产生相位误差信号PE的正脉冲，例如：脉 冲341、342、343、344、345、346。当输出时脉〇^_0瓜的上升边缘比输入时脉〇^_預的上升 边缘早到达时，以与时序差成比例的脉冲宽度产生相位误差信号PE的负脉冲，例如：脉冲 331、332、333、334、335、336、337、338。由于在产生输入时脉CLK_IN的倍频延迟锁相回路电 路中，确定性抖动的来源是预知的，因此发生输入时脉CLK_IN的确定性抖动的位置是预知 的并以确定性抖动指标信号DJI(例如：脉冲321、322、323)来表明。
[0070] 在公知的锁相回路100中，即使输入时脉含有确定性抖动，侦测得的相位误差信 号仍用以于输入时脉的每个时脉边缘更新控制信号。
[0071] 相对地，在时脉产生装置200中，若已知输入时脉在所关注的时脉边缘会有确定 性抖动，则将相位误差信号遮蔽并且忽略之。于此，遮罩电路220执行下列式3的逻辑运作。 fPE IfDJI = O
[0072] MPE = < 式3 L」 ! 0 if DJI = I ^
[0073] 如此一来，于产生遮蔽后相位误差信号MPE时，即遮蔽掉相位误差信号PE的脉冲 331、332、333。藉此，因输入时脉CLK_IN的确定性抖动而造成在输入时脉CLK_IN和输出时 脉CLK_0UT之间的相位误差能被舍弃，因而有效地排除输入时脉CLK_IN的确定性抖动的影 响。因此，无须利用小回路频宽来过滤输出的确定性抖动，亦能使输出时脉CLK_0UT具有非 常小的确定性抖动。此方式使时脉产生装置200大大地优于公知的锁相回路100,并且提供 大致上相似的电路设计（除了时脉产生装置200的遮罩电路220外）。
[0074] 在一实施例中，相位侦测器210包括相/频侦测器（phase/frequencydetector; PFD)。在一些实施例中，相位侦测器210包括作为输出级的电流泵电路，以使相位误差信号 PE为电流模式信号。其中，相/频侦测器与电流泵电路均为本领域所熟知，故于此不再赘 述。不熟悉相/频侦测器与电流泵电路的原理者则可参考锁相回路的教科书。在一实施例 中，回路滤波器230包括一串接网络，其包括串连的电阻和电容；在此实施例中，控制信号 为包括串连的电阻和电容的串接网络的跨压。在一实施例中，控制振荡器240为一压控振 荡器（voltagecontrolledoscillator;VC0)。于此，压控振荡器为本领域所熟知，故于此 不再赘述。遮蔽电路220为一逻辑电路，且此逻辑电路实施式3所述的逻辑运作。
[0075] 图4为图2的相位侦测器与遮罩电路的组合电路的实施电路图。参照图4,组合电 路400包括一相频侦测器410、二逻辑元件411、412以及一电流泵电路420。
[0076] 相频侦测器410的二输入端分别接收输入时脉CLK_IN和输出时脉CLK_0UT，而相 频侦测器410的二输出端分别电性连接至二逻辑元件411、412的输入端。逻辑元件411、 412的输出端电性连接至电流泵电路420。其中，逻辑元件411、412可为及闸（ANDgate)。 于此，确定性抖动指标信号DJI可经由一反向器413反相后再输入至各逻辑元件411、412 的另一输入端。
[0077] 相频侦测器410用以侦测输入时脉CLK_IN和输出时脉CLK_0UT并输出相位误差 信号PE。于此，相位误差信号PE包括第一逻辑信号UP以及第二逻辑信号DN。逻辑元件411 利用确定性抖动指标信号DJI遮蔽第一逻辑信号UP以产生第三逻辑信号MUP，而逻辑元件 412利用确定性抖动指标信号DJI遮蔽第二逻辑信号DN以产生第四逻辑信号MDN。电流泵 电路420接收第三逻辑信号MUP及第四逻辑信号MDN并产生遮蔽后相位误差信号MPE。
[0078] 在此实施例中，相位误差信号PE是隐含的且是由第一逻辑信号UP以及第二逻辑 信号DN的组合所实施。当输入时脉CLK_IN的上升边缘比输出时脉CLK_0UT的上升边缘早 到达时，第一逻辑信号UP被拉起（asserted)。当输出时脉CLK_0UT的上升边缘比输入时 脉CLK_IN的上升边缘早到达时，第二逻辑信号DN被拉起。于确定性抖动指标信号DJI被 拉起时，藉由利用二及闸（逻辑元件411、412)及反向器413,遮蔽第一逻辑信号UP和第二 逻辑信号DN，以有效地遮蔽隐含的相位误差信号PE。意即，在此实施例中，遮蔽后相位误差 信号MPE是一电流模式信号。当第三逻辑信号MUP被拉起时，遮蔽后相位误差信号MI3E为 正电流，即，电流是由电流泵电路420流出。当第四逻辑信号MDN被拉起时，遮蔽后相位误 差信号MPE为负电流，即，电流回流至电流泵电路420。应可理解的是，在符合本发明的精神 及范畴下，组合电路400亦能以其他实施电路或架构实现。
[0079] 在许多应用中，因为确定性抖动伴随着参考时脉的时脉边缘产生，因此输入时脉 源自于锁相回路电路并且包含确定性抖动，又称之为参考混附信号（spur)。于此，确定性抖 动指标信号DJI能通过提取参考时脉的时脉边缘而产生；如此一来，能有效地减少输入时 脉中起因于参考混附信号的确定性抖动。提取时脉信号的边缘的方法为本领域所熟知，例 如：藉由对时脉信号及时脉信号的延迟执行互斥或（exclusiveOR;X0R)运算，故于此不再 赘述。
[0080] 在不脱离本发明的精神和范围内，本领域技术人员将轻易明了上述装置及方法所 能作多种更动与润饰。举例来说，在图2所示的实施例中，虽显示输出时脉回馈给相位侦测 器210作为第二输入时脉。然在替代实施例中，第二输入时脉能衍生自不同信号源，以致使 输出时脉未直接回馈给相位侦测器210。
[0081] 虽然本发明以前述的实施例公开如上，然其并非用以限定本发明。本发明的专利 保护范围须视本说明书所附的权利要求所界定者为准。
【权利要求】
1. 一种时脉产生装置，其特征在于，包括： 一相位侦测器，用以接收一第一输入时脉以及一第二输入时脉，并产生代表该第一输 入时脉以及该第二输入时脉之间一时序差的一相位误差信号； 一遮罩电路，用以根据一确定性抖动指标信号遮蔽该相位误差信号而产生一遮蔽后相 位误差信号，其中该确定性抖动指标信号指示该第一输入时脉中的一确定性抖动； 一回路滤波器，用以过滤该遮蔽后相位误差信号来产生一控制信号；以及 一控制振荡器，用以根据该控制信号的控制产生一输出时脉。
2. 如权利要求1所述的时脉产生装置，其中该相位侦测器包括：一相频侦测器，用以侦 测该第一输入时脉以及该第二输入时脉而输出该相位误差信号。
3. 如权利要求1所述的时脉产生装置，其中该第二输入时脉为该输出时脉。
4. 如权利要求1所述的时脉产生装置，其中当该确定性抖动指标信号未被拉起时，该 遮蔽后相位误差信号相同于该相位误差信号。
5. 如权利要求1或4所述的时脉产生装置，其中当该确定性抖动指标信号被拉起时，该 遮蔽后相位误差信号为零。
6. 如权利要求1所述的时脉产生装置，其中该回路滤波器包括一串接网络，且该串接 网络包括串连的一电阻和一电容。
7. 如权利要求6所述的时脉产生装置，其中该控制信号为该串接网络的跨压。
8. 如权利要求1所述的时脉产生装置，其中该控制振荡器为一压控振荡器。
9. 如权利要求1所述的时脉产生装置，其中该第一输入时脉源自于一锁相回路，且该 锁相回路追踪一参考时脉的时序。
10. 如权利要求9所述的时脉产生装置，其中该确定性抖动指标信号通过提取该参考 时脉的时脉边缘而产生。
11. 如权利要求1所述的时脉产生装置，其中该遮罩电路包括二逻辑元件，各该逻辑元 件的一输入端用以耦接该确定性抖动指标信号。
12. 如权利要求11所述的时脉产生装置，其中该遮罩电路更包括一电流泵电路，用以 接收该二逻辑元件的输出并产生该遮蔽后相位误差信号。
13. -种输出时脉的产生方法，其特征在于，包括： 侦测一第一输入时脉以及一第二输入时脉之间一时序差而产生一相位误差信号； 通过根据一确定性抖动指标信号遮蔽该相位误差信号来产生一遮蔽后相位误差信 号； 通过过滤该遮蔽后相位误差信号来产生一控制信号；以及 根据该控制信号产生一输出时脉。
14. 如权利要求13所述的输出时脉的产生方法，其中该第二输入时脉为该输出时脉。
15. 如权利要求13所述的输出时脉的产生方法，其中该时序差的侦测步骤包括利用一 电流泵电路使该相位误差信号为一电流模式信号。
16. 如权利要求13所述的输出时脉的产生方法，其中使该相位误差信号为该电流模式 信号的步骤包括执行一逻辑运算以致使当该确定性抖动指标信号未被拉起时，该遮蔽后相 位误差信号相同于该相位误差信号。
17. 如权利要求13或16所述的输出时脉的产生方法，其中当该确定性抖动指标信号被 拉起时，该遮蔽后相位误差信号为零。
18. 如权利要求13所述的输出时脉的产生方法，其中使该相位误差信号为该电流模式 信号的步骤包括执行一逻辑运算以致使当该确定性抖动指标信号被拉起时，该遮蔽后相位 误差信号不同于该相位误差信号。
19. 如权利要求13所述的输出时脉的产生方法，其中该第一输入时脉源自于一锁相回 路，且该锁相回路追踪一参考时脉的时序。
20. 如权利要求19所述的输出时脉的产生方法，其中该确定性抖动指标信号通过提取 该参考时脉的时脉边缘而产生。
【文档编号】H03L7/099GK104426543SQ201410411502
【公开日】2015年3月18日 申请日期:2014年8月20日 优先权日:2013年8月30日
【发明者】林嘉亮 申请人:瑞昱半导体股份有限公司