一种抗单粒子辐射效应的加固锁存器电路的制作方法
【专利摘要】本发明公开了一种抗单粒子辐射效应的加固锁存器电路，包括第一传输门单元、第二传输门单元、施密特反相器、常规输入分离反相器、第一输入分离钟控反相器、第二输入分离钟控反相器、延迟电路和MullerC单元电路。本发明工作在透明模式时，有效利用施密特反相器的迟滞效应和锁存器内部单元的延迟差，通过MullerC单元屏蔽来自组合逻辑单元的SET脉冲；工作在锁存模式时，通过改进具有自恢复能力的DICE单元结构，使得任意一个内部节点受到辐射效应影响发生SEU后都能通过其他节点的状态恢复过来，保证了锁存器的正确输出。因此，可以有效地消除辐射效应对电路的影响，适用于时钟门控电路，具有功耗和面积开销小的优点。
【专利说明】
一种抗单粒子辐射效应的加固锁存器电路
【技术领域】
[0001]本发明涉及微电子集成电路【技术领域】，尤其涉及一种抗单粒子辐射效应的加固锁存器电路。
【背景技术】
[0002]集成电路进入到纳米级工艺后，随着半导体工艺尺寸的不断缩小，供电电压的不断降低，导致电路的节点电容不断减小，从而使电路节点的逻辑状态发生翻转所需要的电荷量(临界电荷)也随之降低，电路越发容易受到太空中的重离子、α粒子、中子和质子等高能粒子弓I起的单粒子效应的影响。
[0003]单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时能量沉积，产生大量的电子一空穴对，这些电子空穴对能够被半导体器件敏感的反偏PN结所收集，从而使电路节点发生瞬态故障的现象。如果瞬态故障产生于时序电路中的内部状态节点上并造成该节点的逻辑状态翻转，称为SEU;如果瞬态故障在组合电路中产生并传播，称为SET，若产生的SET被时序单元捕获也称SEU。
[0004]在航空航天领域，集成电路长时间工作于高能粒子、宇宙射线大量存在的空间环境，这对电路的可靠性提出了很高的要求。由于锁存器是时序电路中使用最多的单元之一，因此，针对锁存器的抗辐射加固很有现实意义，这直接决定了整个集成电路的抗辐射能力。
[0005]目前，针对锁存器的抗辐射加固技术主要从抗SET和抗SEU两方面进行加固设计。在抗上游组合逻辑电路传来的SET方面，主要有两类锁存器加固技术:一类是在标准静态锁存器前增加延迟单元和C单元来屏蔽SET，这类加固方案屏蔽SET的能力过度依赖于延迟单元的延迟大小；另一类是通过采用施密特触发器所具有的迟滞效应来达到屏蔽SET的目的，其优点是开销小，不需要引入额外的延迟单元，但其屏蔽SET脉冲的宽度有限。在锁存器自身的抗SEU方面，比较经典的就是DICE (Dual-1nterlocked storage Cell)加固方案，其优点是其内部任一节点发生SEU都能通过其他节点恢复过来。但DICE结构无法屏蔽上游组合逻辑传播过来的SET，而且随着半导体工艺的不断进步，受到较大的能量的辐射粒子影响后其抗SEU性能减弱。因此，针对锁存器的抗单粒子效应方面，综合以前加固方案中的优缺点，提出一种新的具有较小性能开销的加固锁存器结构具有重要意义。
【发明内容】
[0006]本发明目的就是为了弥补已有技术的缺陷，提供一种抗单粒子辐射效应的加固锁存器电路。
[0007]本发明是通过以下技术方案实现的:
一种抗单粒子辐射效应的加固锁存器电路，包括有第一传输门单元、第二传输门单元、施密特反相器、常规输入分离反相器、第一输入分离钟控反相器、第二输入分离钟控反相器、延迟电路和Muller C单兀电路,第一传输门单兀和第二传输门单兀的信号输入端同时与数据输入信号D端口相连接；第一传输门单元的输出分别与施密特反相器的第一信号输入端in31、常规输入分离反相器的第二信号输入端in42和第一输入分离钟控反相器的输出端out5相连接；第二传输门单元的输出分别与施密特反相器的第二信号输入端in32、常规输入分离反相器的第一信号输入端in41和第二输入分离钟控反相器的输出端out6相连接；施密特反相器的信号输出端out3分别与第一输入分离钟控反相器的第二信号输入端in52、第二输入分离钟控反相器的第一信号输入端in61和延迟电路的信号输入端in7相连接；常规输入分离反相器的信号输出端out4分别与第一输入分离钟控反相器的第一信号输入端in51、第二输入分离钟控反相器的第二信号输入端in62以及Muller C单兀电路的第二信号输入端in82相连接；延迟电路的信号输出端out7与Muller C单元电路的第一信号输入端in81相连接；Muller C单元电路的信号输出端out8为数据输出端Q端口。
[0008]所述的第一传输门单元和第二传输门单元均是由一个PMOS管和一个NMOS管构成的，所述的两个MOS管的源极相连作为传输门的输入连接数据输入信号D端口，漏极相连作为传输门的输出端，栅极分别接时钟控制信号CLK和时钟控制信号CLKB。
[0009]所述的施密特反相器包括有第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第一 NMOS管丽1、第二 NMOS管丽2、第三NMOS管丽3，第一 PMOS管MPl的源极接外部电源VDD，栅极接施密特反相器的第一信号输入端in31，漏极接第二 PMOS管MP2的源极和第三PMOS管MP3的漏极；第二 PMOS管源极接第一 PMOS管MPl的漏极和第三PMOS管MP3的漏极，栅极接施密特反相器的第一信号输入端in31，漏极作为输出信号out3端口接第一 NMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管MN3的栅极；第三PMOS管MP3的源极接外部地信号GND，栅极接第三NMOS管MN3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管丽I的漏极，漏极接第一 PMOS管MPl的漏极和第二 PMOS管MP2的源极；第一 NMOS管源极接第二 NMOS管丽I的漏极和第三NMOS管丽3的漏极，栅极接施密特反相器的第二信号输入端in32，漏极接第二 PMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管丽3的栅极；第二 NMOS管丽2的源极接外部地信号GND，栅极接施密特反相器的第二信号输入端in32，漏极接第一 NMOS管丽I的源极和第三NMOS管丽3的漏极；第三NMOS管丽3的源极接外部电源VDD，栅极接第三PMOS管MP3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管MNl的漏极，漏极接第一 NMOS管MNl的源极和第二 NMOS管MN2的漏极。
[0010]所述的常规输入分离反相器包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源极接外部电源VDD，栅极接常规输入分离反相器的第一信号输入端in41，漏极接第四NMOS管MN4的漏极并连接输出信号端口 out4 ;第四NMOS管MN4源极接外部地信号GND，栅极接第二信号输入端in42，漏极接第四PMOS管MP4的漏极。
[0011 ] 所述的第一和第二输入分离钟控反相器结构包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源极接外部电源VDD，栅极接第一信号输入端in51，漏极接第六PMOS管MP6的源极；第六PMOS管MP6的源极接第五PMOS管MP5的漏极，栅极接时钟控制信号CLK，漏极接第五匪OS管丽5的漏极同时作为输出信号端口 out5 ;第五NMOS管MN5源极接第六NMOS管MN6的漏极，栅极接时钟控制信号CLKB，漏极接第六PMOS管MP6的漏极；第六NMOS管MN6的源极接外部地信号GND，栅极接第二信号输入端in52，漏极接第五NMOS管丽5的源极。
[0012]所述的延迟电路包括有第九PMOS管MP9、第十PMOS管MP10、第i^一 PMOS管MPl1、第九NMOS管MN9、第十NMOS管MNlO和第^^一 NMOS管MNl I，第九PMOS管MP9的源极接外部电源VDD，栅极接信号输入端in7，漏极接第九NMOS管MN9的漏极、第十PMOS管MPlO和第十NMOS管MNlO的源极；第九NMOS管MN9的源极接外部地信号GND，栅极接信号输入端in7，漏极接第九PMOS管MP9的漏极、第十PMOS管MPlO和第十NMOS管MNlO的源极；第十PMOS管MPlO源极接第十NMOS管MNlO的源极、第九PMOS管MP9和第九NMOS管MN9的漏极，栅极接外部电源VDD，漏极接第十PMOS管MNlO的漏极、第i^一 PMOS管MPll和第i^一 NMOS管MNll的栅极；第十PMOS管MNlO的源极接第十PMOS管MPlO源极、第九PMOS管MP9和第九NMOS管MN9的漏极，栅极接外部地信号GND，漏极接第十PMOS管MNlO的漏极、第i^一PMOS管MPll和第i^一 NMOS管MNll的栅极；第^^一 PMOS管MPll的源极接外部电源VDD，栅极接第i^一 NMOS管MNll的栅极、第十PMOS管MPlO和第十NMOS管MNlO的漏极，漏极接第H^一 NMOS管丽11的漏极作为输出信号端口 out7 ;第^^一 NMOS管丽11的源极接外部地信号GND，栅极第i^一 PMOS管MPlI的栅极接第i^一 NMOS管MNlI的栅极、第十PMOS管MPlO和第十NMOS管丽10的漏极，漏极接第i^一 PMOS管MPll的漏极。
[0013]所述的Muller C单元电路包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管丽7和第八NMOS管MN8，第七PMOS管MP7的源极接外部电源VDD，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的源极；第八PMOS管MP8的源极接第七PMOS管MP7的漏极，栅极接第二信号输入端in82，漏极接第七NMOS管MN7的漏极同时作为输出信号端口 out8 ；第七NMOS管MN7源极接第八NMOS管MN8的漏极，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的漏极；第八NMOS管MN8的源极接外部地信号GND，栅极接第二信号输入端in82，漏极接第七NMOS管丽7的源极。
[0014]本发明的优点是:本发明工作在透明模式(时钟信号CLK=1，CLKB=O)时，有效的利用了施密特反相器的滤波特性和锁存器内部单元的延迟差来屏蔽来自上游组合逻辑电路传播过来的SET脉冲；当工作在锁存模式(时钟信号CLK=0，CLKB=I)时，施密特反相器、常规输入分离反相器、钟控反相器和钟控反相器共同构成了具有自恢复能力的数据存储结构，锁存器内部任一节点出现SEU故障都能够通过其它节点的状态恢复过来，克服了一些加固锁存器不能对SEU免疫的缺点，实现了对锁存器的全加固；本发明相对其他的SET/SEU加固锁存器，采用了时钟门控技术，有利于降低整个电路的功耗；本发明受到高能粒子轰击发生SEU后具有快速自恢复能力，避免了输入端口 Q长时间保持在高阻抗状态，能够有效地降低泄漏电流的充/放电作用对本锁存器的影响，可以同时适用于低频和高频电路中；本发明在不改变工艺的前提下，大幅度提高了锁存器抗单粒子翻转效应的能力，相对其他加固设计方案，具有更高的可靠性；同时具有功耗和面积开销小和设计成本低的优点。由于本发明提出的锁存器可以同时很好地抑制SET和SEU效应，因此能够有效的降低电路的软错误率，提高集成电路的可靠性，可以应用于航空航天领域。
【专利附图】
【附图说明】
[0015]图1是本发明电路结构示意图。
[0016]图2是本发明的施密特反相器电路结构示意图。
[0017]图3是本发明的常规输入分离反相器的电路结构示意图。
[0018]图4是本发明的输入分离钟控反相器的电路结构示意图。
[0019]图5是本发明的延迟电路的电路结构示意图。
[0020]图6是本发明的Muller C单元的电路结构示意图。
[0021]图7是本发明的Muller C单元电路的真值表。
[0022]图8是本发明所述的锁存器中成功过滤SET原理图。
【具体实施方式】
[0023]如图1所示，一种抗单粒子辐射效应的加固锁存器电路，包括有第一传输门单元
1、第二传输门单兀2、施密特反相器3、常规输入分离反相器4、第一输入分离钟控反相器5、第二输入分离钟控反相器6、延迟电路7和Muller C单元电路8，第一传输门单元I和第二传输门单兀2的信号输入端同时与数据输入信号D端口相连接；第一传输门单兀I的输出分别与施密特反相器3的第一信号输入端in31、常规输入分离反相器4的第二信号输入端in42和第一输入分离钟控反相器5的输出端out5相连接；第二传输门单兀2的输出分别与施密特反相器3的第二信号输入端in32、常规输入分离反相器4的第一信号输入端in41和第二输入分离钟控反相器6的输出端out6相连接；施密特反相器3的信号输出端out3分别与第一输入分离钟控反相器5的第二信号输入端in52、第二输入分离钟控反相器6的第一信号输入端in61和延迟电路7的信号输入端in7相连接；常规输入分离反相器4的信号输出端out4分别与第一输入分离钟控反相器5的第一信号输入端in51、第二输入分离钟控反相器6的第二信号输入端in62以及Muller C单兀电路8的第二信号输入端in82相连接；延迟电路?的信号输出端out7与Muller C单元电路8的第一信号输入端in81相连接；Muller C单元电路8的信号输出端out8为数据输出端Q端口。
[0024]所述的第一传输门单元I和第二传输门单元2均是由一个PMOS管和一个NMOS管构成的，所述的两个MOS管的源极相连作为传输门的输入连接数据输入信号D端口，漏极相连作为传输门的输出端，栅极分别接时钟控制信号CLK和时钟控制信号CLKB。
[0025]如图2所示，所述的施密特反相器3包括有第一 PMOS管MP1、第二 PMOS管MP2、第三 PMOS 管 MP3、第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS 管 MN3，第一 PMOS 管 MPl 的源极接外部电源VDD，栅极接施密特反相器的第一信号输入端in31，漏极接第二 PMOS管MP2的源极和第三PMOS管MP3的漏极；第二 PMOS管源极接第一 PMOS管MPl的漏极和第三PMOS管MP3的漏极，栅极接施密特反相器的第一信号输入端in31，漏极作为输出信号out3端口接第一 NMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管MN3的栅极；第三PMOS管MP3的源极接外部地信号GND，栅极接第三NMOS管MN3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管MNl的漏极，漏极接第一 PMOS管MPl的漏极和第二 PMOS管MP2的源极；第一NMOS管源极接第二 NMOS管MNl的漏极和第三NMOS管MN3的漏极，栅极接施密特反相器的第二信号输入端in32，漏极接第二 PMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管MN3的栅极；第二 NMOS管MN2的源极接外部地信号GND，栅极接施密特反相器的第二信号输入端in32，漏极接第一 NMOS管丽I的源极和第三NMOS管丽3的漏极；第三NMOS管丽3的源极接外部电源VDD，栅极接第三PMOS管MP3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管MNl的漏极，漏极接第一 NMOS管MNl的源极和第二 NMOS管MN2的漏极。
[0026]如图3所示，所述的常规输入分离反相器4包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源极接外部电源VDD，栅极接常规输入分离反相器的第一信号输入端in41，漏极接第四NMOS管MN4的漏极并连接输出信号端口 out4 ;第四NMOS管MN4源极接外部地信号GND，栅极接第二信号输入端in42，漏极接第四PMOS管MP4的漏极。
[0027]如图4所示，所述的第一 5和第二输入分离钟控反相器6均包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源极接外部电源VDD，栅极接第一信号输入端in51，漏极接第六PMOS管MP6的源极；第六PMOS管MP6的源极接第五PMOS管MP5的漏极，栅极接时钟控制信号CLK，漏极接第五NMOS管丽5的漏极同时作为输出信号端口 out5 ;第五NMOS管MN5源极接第六NMOS管MN6的漏极，栅极接时钟控制信号CLKB，漏极接第六PMOS管MP6的漏极；第六NMOS管MN6的源极接外部地信号GND，栅极接第二信号输入端in52，漏极接第五NMOS管MN5的源极。
[0028]如图5所示，所述的延迟电路7包括有第九PMOS管MP9、第十PMOS管MP1、第i^一PMOS 管 MP11、第九 NMOS 管 MN9、第十 NMOS 管 MNlO 和第^^一 NMOS 管 MNl I，第九 PMOS 管 MP9的源极接外部电源VDD，栅极接信号输入端in7，漏极接第九NMOS管MN9的漏极、第十PMOS管MPlO和第十NMOS管丽10的源极；第九NMOS管MN9的源极接外部地信号GND，栅极接信号输入端in7，漏极接第九PMOS管MP9的漏极、第十PMOS管MPlO和第十NMOS管丽10的源极；第十PMOS管MPlO源极接第十NMOS管MNlO的源极、第九PMOS管MP9和第九NMOS管MN9的漏极，栅极接外部电源VDD，漏极接第十PMOS管MNlO的漏极、第i^一 PMOS管MPll和第H^一 NMOS管MNlI的栅极；第十PMOS管MNlO的源极接第十PMOS管MPlO源极、第九PMOS管MP9和第九NMOS管MN9的漏极，栅极接外部地信号GND，漏极接第十PMOS管丽10的漏极、第i^一 PMOS管MPll和第i^一 NMOS管MNlI的栅极；第^^一 PMOS管MPlI的源极接外部电源VDD，栅极接第i^一 NMOS管MNll的栅极、第十PMOS管MPlO和第十NMOS管MNlO的漏极，漏极接第i^一 NMOS管丽11的漏极作为输出信号端口 out7 ;第^^一 NMOS管丽11的源极接外部地信号GND，栅极第i^一 PMOS管MPll的栅极接第i^一 NMOS管MNll的栅极、第十PMOS管MPlO和第十NMOS管MNlO的漏极，漏极接第i^一 PMOS管MPll的漏极。
[0029]如图6所示，所述的Muller C单元电路8包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8，第七PMOS管MP7的源极接外部电源VDD，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的源极；第八PMOS管MP8的源极接第七PMOS管MP7的漏极，栅极接第二信号输入端in82，漏极接第七NMOS管MN7的漏极同时作为输出信号端口 out8 ;第七NMOS管MN7源极接第八NMOS管MN8的漏极，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的漏极；第八NMOS管MN8的源极接外部地信号GND，栅极接第二信号输入端in82，漏极接第七NMOS管丽7的源极。Muller C单元的工作原理是如图7中的真值表所示:两个输入信号in81、in82相同时，其逻辑功能相当于反相器，如果输入in81、in82不同时，输出仍然保持原来的状态。
[0030]在本发明锁存器结构中，当时钟信号CLK=1，CLKB=O时，该锁存器工作在透明模式，有SET屏蔽能力；当时钟信号CLK=0，CLKB=I时，该锁存器工作在锁存模式，具有SEU屏蔽能力。下面将对本发明的锁存器正常工作时的容错原理进行详细描述。
[0031]本发明产品过滤SET的原理如下:
如附图一所示，当CLK为高，CLKB为低时，锁存器工作在透明模式。此时第一传输门单元I和第二传输门单元2打开，第一输入分离钟控反相器5和第二输入分离钟控反相器6都处于关闭状态。定义延迟电路7单元的输出和Muller C单元8的第一输入信号端口in81之间的节点为nodel，定义常规输入分离反相器4的输出和Muller C单元8的第二输入信号端口 in82之间的节点为node2。输入信号D直接通过第一传输门单兀1、第二传输门单元2分成两条传输路径，分别是:路径a (D—〉第一传输门单元I一〉施密特反相器3电路一〉延迟电路7—〉nodel)和路径b (D—〉第二传输门单元2—〉常规输入分离反相器4一>node2)0接着将节点nodel和节点node2分别连接到Muller C单元电路8的第一信号输入端in81和第二信号输入端in82,最后,输出信号Q。
[0032]参见图8，设本发明的信号输入端，即在传输门单元I和2的信号输入端(D端口)输入信号的值为“1”，那么节点nodel和node2初始值为“O”。若此时锁存器上游组合逻辑受到高能粒子的影响，产生一个负瞬态脉冲，此瞬态脉冲将沿着组合路径传播到锁存器的数据信号输入D端口，如附图8所示，脉冲记作Tset,宽度为(Vt1X在传输路径a上有效的利用了 Schmitt触发器的迟滞效应对SET脉冲的屏蔽效应和延迟单元所具有的延迟效应，使得该瞬态脉冲Tset到达nodel节点的要经过(^t1)长的延迟时间，记为Tllelayl ;在传输路径b上数据信号只经过第二传输门单元2和常规输入分离反相器4，使得瞬态脉冲Tset到达node2节点要经过U2I1)长的延迟时间，记为TDelay2。这样，由于输入数据信号沿着锁存器内部单元中两条不同路径a、b传播，导致瞬态脉冲信号Tset到达Muller C单元的时间不同。并且满足在路径a上的延迟大于路径b上的延迟加上瞬态脉冲Tset的宽度，即TDelay2+TSET < Tllelayl。这样在时间间隔(t2，t4)和(t5，t6)内，节点nodel和节点node2的状态不同，根据Muller C单元的特性(图6,图7),当Muller C单元接收到的两路输入值不相同时，即来自于第一节点nodel的信号值和来自于第二节点node2的信号值不同时，其信号输出端(out)保持之前的数值“I”向外输出，从而将来自组合逻辑单元的SET瞬态脉冲成功过滤掉。
[0033]本发明产品过滤SEU的原理如下:
如附图1所示，当CLK为低，CLKB为高时，锁存器工作在锁存模式。此时第一传输门单兀I和第二传输门单兀2关闭,第一输入分离钟控反相器5和第二输入分离钟控反相器6处于打开状态。根据附图1所示，定义第一传输门单元I的输出和施密特反相器3的第一输入信号端口 in31之间的节点为node3,定义第二传输门单兀2的输出和常规输入分离反相器4的第一输入信号端口 in41之间的节点为node4,定义施密特反相器3的输出信号端口 out3和延迟电路7的输入信号端口 in7之间的节点为node5。
[0034]本发明的锁存器工作在锁存模式时，第一输入分离钟控反相器5、第二输入分离钟控反相器6、施密特反相器3和常规输入分离反相器4构成改进后的DICE单元结构。由于DICE单元采用冗余的加固思想，其内部包含状态节点和恢复节点，当状态节点受到粒子轰击导致SEU时，可以通过恢复节点的状态恢复过来。在本发明锁存器中，node2节点、node3节点、node4节点和node5节点互为状态节点和恢复节点，其中任一节点受到福射效应的影响发生SEU后都可以通过其他节点的状态恢复过来，最后通过保护门Mul Ier C单元保证锁存器正确的输出。
[0035]综上所述，本发明所述的一种抗单粒子辐射效应的加固锁存器电路具有很好地抗单粒子翻转和单粒子瞬态脉冲的能力。即工作在透明模式时，有效的利用了施密特反相器的迟滞效应和锁存器内部单元的延迟差，通过Muller C单元很好地屏蔽了来自上游组合逻辑单元传来的单粒子瞬态脉冲；工作在锁存模式时，通过改进了具有自恢复能力的DICE单元结构，使得本发明的锁存器中任意一个内部节点受到辐射效应影响发生单粒子翻转后都能通过其他节点的状态恢复过来，保证了锁存器的正确输出。因此，本发明的锁存器可以有效地消除辐射对电路的影响，具有较好的抗辐射性能，且可以适用于时钟门控电路，同时具有功耗和面积开销小的优点。
【权利要求】
1.一种抗单粒子福射效应的加固锁存器电路，其特征在于:包括有第一传输门单兀、第二传输门单兀、施密特反相器、常规输入分离反相器、第一输入分离钟控反相器、第二输入分离钟控反相器、延迟电路和Muller C单元电路，第一传输门单元和第二传输门单元的信号输入端同时与数据输入信号D端口相连接；第一传输门单兀的输出分别与施密特反相器的第一信号输入端in31、常规输入分离反相器的第二信号输入端in42和第一输入分离钟控反相器的输出端out5相连接；第二传输门单元的输出分别与施密特反相器的第二信号输入端in32、常规输入分离反相器的第一信号输入端in41和第二输入分离钟控反相器的输出端out6相连接；施密特反相器的信号输出端out3分别与第一输入分离钟控反相器的第二信号输入端in52、第二输入分离钟控反相器的第一信号输入端in61和延迟电路的信号输入端in7相连接；常规输入分离反相器的信号输出端out4分别与第一输入分离钟控反相器的第一信号输入端in51、第二输入分离钟控反相器的第二信号输入端in62以及Muller C单元电路的第二信号输入端in82相连接；延迟电路的信号输出端out7与MullerC单元电路的第一信号输入端in81相连接；Muller C单元电路的信号输出端out8为数据输出端Q端口。
2.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的第一传输门单元和第二传输门单元均是由一个PMOS管和一个NMOS管构成的，所述的两个MOS管的源极相连作为传输门的输入连接数据输入信号D端口，漏极相连作为传输门的输出端，栅极分别接时钟控制信号CLK和时钟控制信号CLKB。
3.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的施密特反相器包括有第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第一 NMOS管丽1、第二 NMOS管丽2、第三NMOS管丽3，第一 PMOS管MPl的源极接外部电源VDD，栅极接施密特反相器的第一信号输入端in31，漏极接第二 PMOS管MP2的源极和第三PMOS管MP3的漏极；第二 PMOS管源极接第一 PMOS管MPl的漏极和第三PMOS管MP3的漏极，栅极接施密特反相器的第一信号输入端in31,漏极作为输出信号out3端口接第一 NMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管MN3的栅极；第三PMOS管MP3的源极接外部地信号GND,栅极接第三NMOS管MN3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管MNl的漏极，漏极接第一 PMOS管MPl的漏极和第二 PMOS管MP2的源极；第一 NMOS管源极接第二 NMOS管MNl的漏极和第三NMOS管MN3的漏极，栅极接施密特反相器的第二信号输入端in32，漏极接第二 PMOS管的漏极、第三PMOS管MP3的栅极和第三NMOS管MN3的栅极；第二 NMOS管MN2的源极接外部地信号GND，栅极接施密特反相器的第二信号输入端in32，漏极接第一NMOS管MNl的源极和第三NMOS管MN3的漏极；第三NMOS管MN3的源极接外部电源VDD，栅极接第三PMOS管MP3的栅极、第二 PMOS管MP2的漏极和第一 NMOS管MNl的漏极，漏极接第一 NMOS管MNl的源极和第二 NMOS管MN2的漏极。
4.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的常规输入分离反相器包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源极接外部电源VDD，栅极接常规输入分离反相器的第一信号输入端in41，漏极接第四NMOS管MN4的漏极并连接输出信号端口 out4 ;第四NMOS管MN4源极接外部地信号GND，栅极接第二信号输入端in42，漏极接第四PMOS管MP4的漏极。
5.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的第一和第二输入分离钟控反相器结构包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源极接外部电源VDD，栅极接第一信号输入端in51，漏极接第六PMOS管MP6的源极；第六PMOS管MP6的源极接第五PMOS管MP5的漏极，栅极接时钟控制信号CLK，漏极接第五NMOS管丽5的漏极同时作为输出信号端口out5 ;第五NMOS管MN5源极接第六NMOS管MN6的漏极，栅极接时钟控制信号CLKB，漏极接第六PMOS管MP6的漏极；第六NMOS管MN6的源极接外部地信号GND，栅极接第二信号输入端in52，漏极接第五NMOS管MN5的源极。
6.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的延迟电路包括有第九PMOS管MP9、第十PMOS管MP10、第i^一 PMOS管MPl1、第九NMOS管MN9、第十NMOS管MNlO和第^^一 NMOS管MNl I，第九PMOS管MP9的源极接外部电源VDD，栅极接信号输入端in7，漏极接第九NMOS管MN9的漏极、第十PMOS管MPlO的源极和第十NMOS管丽10的源极；第九NMOS管MN9的源极接外部地信号GND，栅极接信号输入端in7，漏极接第九PMOS管MP9的漏极、第十PMOS管MPlO和第十NMOS管丽10的源极；第十PMOS管MPlO源极接第十NMOS管丽10的源极、第九PMOS管MP9的漏极和第九NMOS管MN9的漏极，栅极接外部电源VDD，漏极接第十PMOS管丽10的漏极、第i^一 PMOS管MPll的栅极和第i^一 NMOS管MNll的栅极；第十PMOS管MNlO的源极接第十PMOS管MPlO源极、第九PMOS管MP9的漏极和第九NMOS管MN9的漏极，栅极接外部地信号GND，漏极接第十PMOS管丽10的漏极、第i^一 PMOS管MPll的栅极和第i^一 NMOS管MNll的栅极；第^^一 PMOS管MPll的源极接外部电源VDD，栅极接第i^一 NMOS管丽11的栅极、第十PMOS管MPlO的漏极和第十NMOS管丽10的漏极，漏极接第i^一 NMOS管丽11的漏极作为输出信号端口 out7 ;第^^一NMOS管MNll的源极接外部地信号GND，栅极第i^一 PMOS管MPll的栅极接第i^一 NMOS管MNll的栅极、第十PMOS管MPlO的漏极和第十NMOS管MNlO的漏极，漏极接第i^一 PMOS管MPll的漏极。
7.根据权利要求1所述的一种抗单粒子辐射效应的加固锁存器电路，其特征在于:所述的Muller C单元电路包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管丽7和第八NMOS管MN8，第七PMOS管MP7的源极接外部电源VDD，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的源极；第八PMOS管MP8的源极接第七PMOS管MP7的漏极，栅极接第二信号输入端in82，漏极接第七NMOS管丽7的漏极同时作为输出信号端口 out8 ;第七NMOS管MN7源极接第八NMOS管MN8的漏极，栅极接第一信号输入端in81，漏极接第八PMOS管MP8的漏极；第八NMOS管MN8的源极接外部地信号GND，栅极接第二信号输入端in82，漏极接第七NMOS管MN7的源极。
【文档编号】H03K3/3565GK104202037SQ201410412231
【公开日】2014年12月10日 申请日期:2014年8月20日 优先权日:2014年8月20日
【发明者】梁华国, 王志, 黄正峰, 蒋翠云, 闫爱斌, 易茂祥, 吴悠然 申请人:合肥工业大学