一种异步计数器电路的制作方法
【专利摘要】本发明提出了一种异步计数器电路，该电路由级联触发器计数电路、清零信号生成电路和清零电路组成。其特点是在常规的级联触发器计数电路的基础上，仅额外花费一个触发器用于构造清零信号，将高频计数时钟的触发器负载降低到最小，从而可以有效地控制计数器的功耗。另一方面，所采用的清零信号和清零方式可以有效地解决异步计数器清零的时序问题。
【专利说明】一种异步计数器电路
【技术领域】
[0001]本发明涉及一种异步计数器电路，可应用于对计数器有较低功耗要求的集成电路设计中。
【背景技术】
[0002]计数器是集成电路中常见的一种电路，主要分为同步计数器和异步计数器两类。
[0003]同步计数器的触发器均工作在计数时钟下，在统一的时钟调度下，同步计数器的时序可控性好，易于设计。由于触发器均工作在计数时钟下，所以同步计数器的时钟负载较大，另一方面，同步计数器所需的组合逻辑比较复杂，所以同步计数器的功耗较大。
[0004]异步计数器采用的是触发器级联的方式，仅第一级触发器工作在计数时钟下，后级触发器时钟为前级输出的数据，因此触发器活动性逐级减半，且异步计数器不需要加法器等复杂逻辑，所以异步计数器具有规模小、低功耗的特点。使用异步计数器的主要弊端在于，由于各触发器的时钟不同，异步计数器的清零一般通过复位的方式，而由于异步计数值存在时序不定、中间值等情况，需要通过特殊的触发器采样电路才能生成安全的复位信号，这些采样触发器工作在计数时钟下，额外增加了计数时钟的负载。
[0005]随着RFID、便携式及有源或无源消费类电子产品的普遍应用，功耗越来越成为产品性能和用户体验提升的瓶颈。例如，在RFID应用中，整个芯片的功耗已至极低功耗的微瓦(10_6瓦)级，其中，触发器及其时钟网络上的功耗尤为关键。在已知的异步计数器电路中，需要通过两个工作在计数时钟下的触发器对计数值进行处理，以得到持续时间为半个计数时钟周期的清零信号，这种两个触发器开销的异步计数器电路对于极低功耗的应用仍然不够理想。
[0006]本发明旨在提出一种仅额外花费一个触发器且时序安全的异步计数器电路，以满足对功耗要求比较苛刻的应用。
【发明内容】
[0007]本发明提出的电路将异步触发器额外花费的触发器代价降低到最小，同时可以保证该电路在使用上的时序安全。
[0008]本发明提出的异步计数器电路，包括级联触发器计数电路、清零信号生成电路和清零电路三部分。其中:
[0009]级联触发器计数电路由多个级联的触发器构成，第一级触发器的时钟来自计数时钟，后级触发器的时钟来自前级触发器的反相或同相输出；第一级触发器的数据来自清零电路的选择器输出，后级触发器的数据来自本级触发器的反相输出；第一级触发器的复位来自输入复位，后级触发器的复位来自清零电路的逻辑与门输出。
[0010]清零信号生成电路由一个计数值判断电路和一个采样触发器构成，计数值判断电路对级联触发器计数电路的计数值进行判断，采样触发器采样此判断结果生成清零信号；
[0011]清零电路由一个选择器和一个逻辑与门构成，选择器根据清零信号选择信号I或者第一级级联触发器的反相输出作为第一级级联触发器的输入，逻辑与门将输入复位与清零信号进行逻辑与，其输出作为级联触发器计数电路第二级到最末级触发器的复位。级联触发器计数电路实现异步计数，当后级触发器的时钟为前级触发器的反相输出时实现加法计数，当后级触发器的时钟为前级触发器的同相输出时实现减法计数；清零信号生成电路对计数的结果进行处理，并在达到期望的计数值时生成有效宽度为一个计数时钟周期的清零信号；清零电路用于实现对级联触发器的清零。
[0012]在本发明中，将级联触发器计数电路中的触发器实际上进行了区分:
[0013]a)在清零信号无效时，第一级触发器和后级触发器的数据均来自于本级触发器的反相输出。
[0014]b)在清零信号有效时，第一级触发器的清零通过数据端实现，即在计数时钟的有效沿通过清零电路的选择器选择信号I’ bl输入，后级触发器的清零则直接通过复位端实现，即后级的复位均来自清零电路输出的复位信号。
[0015]通过区分级联触发器第一级与后级的清零方式，可以在清零信号生成电路中仅使用一个触发器对计数结果进行比较和采样，该触发器的时钟与计数时钟反相，输出的清零信号有效宽度持续一个计数时钟周期，通过前述清零方式可以确保清零时序的安全。
[0016]此外，由于清零信号生成电路仅采用了一个时钟与计数时钟反相的触发器，当此触发器去采样计数结果时，新的计数值已经稳定了半个周期，因此电路中设定的清零计数值是在实际所要求的清零计数值的基础上加I。
【专利附图】
【附图说明】
[0017]图1本发明实现的三位异步计数器电路图(O?4加法计数)
[0018]图2加法计数O?3清零时序图
[0019]图3加法计数O?4清零时序图
【具体实施方式】
[0020]下面结合附图对本发明的实施方式进行说明。
[0021]图1是根据本发明实现的3位异步加法计数电路，计数范围为O?3，即计数到3时清零。其中，级联触发器计数电路(I)由三个触发器(11、12、13)组成，清零信号生成电路⑵由计数值判断电路(21)和一个采样触发器(22)组成，清零电路(3)由一个选择器
(31)和一个逻辑与门(32)组成。
[0022]级联触发器计数电路(I)中，11为第一级触发器，12、13为后级触发器，第一级触发器(11)的时钟来自计数时钟，后级触发器(12、13)的时钟分别为前级触发器的反相输出，因此为加法计数。第一级触发器(11)的数据来自清零电路中的选择器(31)输出，后级触发器(12、13)的数据来自本级触发器的反相输出。第一级触发器(11)的复位来自输入复位，后级触发器(12、13)的复位来自清零电路中逻辑与门(32)输出的生成复位。
[0023]清零信号生成电路(2)中，计数值判断电路(21)对计数值进行比较，根据如前所述，对于计数O?3的范围，实际判断的计数值为4。采样触发器(22)的时钟为计数时钟的反相时钟，复位为输入复位，当计数值达到4时，其将采样输出一个计数时钟周期的清零信号。
[0024]清零电路(3)中，选择器(31)在清零信号有效即为O时输出信号l’bl，在清零信号无效即为I时输出级联触发器第一级(11)的反相输出。
[0025]图2示意了上述异步计数器电路的时序。Q3Q2Q1组成了 3位的异步计数值，复位释放后，在每次计数时钟的上升沿加I。当计数到4时(Q3Q2Q1 = 100)，半个计数时钟周期后，采样触发器输出一个时钟周期的清零信号Qx，清零信号Qx立刻将级联的后级触发器(QU Q2)清零，在下一个计数时钟上升沿，清零信号通过选择器将第一级触发器Ql的值置为1，此后计数器继续在计数时钟的上升沿到来时计数，从而实现了 O?3循环计数。
[0026]从图2中可以看到，由于仅使用了一个工作在计数时钟下降沿的采样触发器
(22)，并且为了实现前述方式的安全清零，在O?3计数值之外还使用到了半个周期的计数值4，不过对于外部系统而言，该异步计数器无论是计数还是采样均是在计数时钟的上升沿，所以计数值4对外不可见，仅仅属于异步计数器内部清零机制的必要部分，从实际效果来看，这半个时钟周期的计数值4可以看作是计数值O的一部分。
[0027]注意到，当采样触发器(22)输出的清零信号有效时，后级触发器(Ql、Q2)被立即清零，而第一级触发器Ql仍将保持当前的值半个周期才会被置为1，根据Ql当前值为O和为I有两种情况，图2示意了清零信号有效时Ql当前值为O的情况，此时计数值O保持了半个周期，图3示意了清零信号有效时Ql当前值为I的情况，此时计数值O不出现，计数值I将保持1.5个时钟周期。这种情况下，对计数O值的判断通过清零信号是否有效来判断。
[0028]图3示意了计数范围O?4时的异步计数器电路的时序。仍是Q3Q2Q1组成3位的异步计数值，计数范围为O?4，内部清零信号在计数值为5时(Q3Q2Q1 = 101)生成。当计数值为5时，第一级触发器Ql的值已经为1，半个周期后，清零信号将后级触发器清零，此时计数值由5变为1，紧接着的计数时钟上升沿，计数值保持为I不变直到下一个计数时钟上升沿变为2，所以半个时钟周期的5之后紧接着1.5个时钟周期的I。此后计数器继续在计数时钟的上升沿到来时计数并循环。尽管这种情况下计数O值不出现，但当需要计数O值时清零信号有效，所以通过结合判断当前计数值和清零信号是否有效即可知当前计数值是否为O。
[0029]如上所述，本发明通过在异步计数器电路内部引入一个对外不可见的计数判断值(实际可见的最大计数值加I)实现了仅额外采用一个触发器用于生成清零信号的异步计数器电路，并且通过采用两种不同的触发器清零方式保证了计数值在内部和对外使用上时序的安全性，此外还通过结合判断计数值与清零信号的方式解决了计数O值可能不存在的问题。本发明提出的异步计数器电路将额外触发器的代价降低到了最小，同时保证了使用上的时序安全性。
[0030]应当理解的是，上述针对【具体实施方式】的描述较为具体，只是为了更好的将本发明所公开的电路进行阐述，并不能作为对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
【权利要求】
1.一种异步计数器电路，其特征在于包括级联触发器计数电路、清零信号生成电路和清零电路，其中: 级联触发器计数电路由多个级联的触发器构成，第一级触发器的时钟来自计数时钟，后级触发器的时钟来自前级触发器的反相或同相输出；第一级触发器的数据来自清零电路的选择器输出，后级触发器的数据来自本级触发器的反相输出；第一级触发器的复位来自输入复位，后级触发器的复位来自清零电路的逻辑与门输出。 清零信号生成电路由一个计数值判断电路和一个采样触发器构成，计数值判断电路对级联触发器计数电路的计数值进行判断，采样触发器采样此判断结果生成清零信号； 清零电路由一个选择器和一个逻辑与门构成，选择器根据清零信号选择信号I或者第一级级联触发器的反相输出作为第一级级联触发器的输入，逻辑与门将输入复位与清零信号进行逻辑与，其输出作为级联触发器计数电路第二级到最末级触发器的复位。
2.根据权利要求1所述的异步计数器电路，其特征在于清零信号生成电路中的采样触发器的输入时钟与计数时钟反相，该触发器的复位为输入复位。
3.根据权利要求1所述的异步计数器电路，其特征在于清零信号生成电路中的采样触发器输出的清零信号的有效宽度为一个计数时钟周期。
4.根据权利要求1所述的异步计数器电路，其特征在于清零电路中的选择器以清零信号为选择信号，当清零信号为O时输出选择1，当清零信号为I时输出选择第一级级联触发器的反相输出。
【文档编号】H03K23/58GK104410406SQ201410427073
【公开日】2015年3月11日 申请日期:2014年8月27日 优先权日:2014年8月27日
【发明者】乔文平 申请人:北京中电华大电子设计有限责任公司