应用四输入保护门的抗辐射锁存器的制造方法
【专利摘要】本发明涉及抗辐射集成电路设计领域。为提供一种可以应用于辐射环境下的锁存器，可以抵抗SEU和部分MBU。当锁存器的存储节点以及输入号由于粒子轰击而发生双比特翻转时，该锁存器能够通过保护门泄放掉沉积在敏感节点上的电荷，从而使锁存器的存储状态不会发生改变，使正确电平信号传入后级电路。为此，本发明采用的技术方案是，应用四输入保护门的抗辐射锁存器，由7个传输门TG1?6，3个反相器INV1?3，3个二输入保护门（DoubleInputGuardgate,DIG)DIG1?3和一个四输入保护门构成。本发明主要应用于抗辐射集成电路设计。
【专利说明】应用四输入保护门的抗辐射锁存器
【技术领域】
[0001] 本发明涉及抗辐射集成电路设计领域，尤其设计使用二输入保护门和四输入保护 门对时序电路进行加固，具有抗单粒子翻转（Single event upset，SEU)和部分抵抗多比特 翻转（Multiple-bit upset，MBU)的能力。具体讲，涉及一种应用四输入保护门的抗福射锁 存器。
【背景技术】
[0002] 集成电路应用于太空领域时，会遭受粒子轰击引起软错误，常见的太空中的辐 射机理有α粒子、高能中子、高能宇宙射线、低能宇宙中子的轰击，这些粒子打向娃表面 引起晶体管内部产生多余电荷而错误的开启或关断。对于应用于空间环境中的数字电 路，特别是时序电路，单粒子翻转的发生会严重影响芯片功能的正确性。当注入的电荷 量不足以引起电平翻转而引起电平的瞬间脉冲时，发生单粒子瞬态效应（Single Event Transient，SET)。现有的加固技术多数针对SEU，但是随着集成电路尺寸的减小以及芯片供 电电压的下降，MBU发生的几率正在逐步上升，从而影响电路的性能。
[0003] 锁存器是电路中最常用到的存储单元，对于锁存器的加固尤为重要。常用的设计 加固方法（Radiation Hardened-by Design, RHBD)有模组冗余和使用保护门。模组冗余会 大大增加电路面积和功耗，保护门电路则不会。常用的是二输入保护门结构（Double Input Guard_gate，DIG)，可以抵抗发生在两个输入端的SEU和SET。另外本结构还应用了四输入 保护门（Four Input Guard_gate, FIG)。
【发明内容】
[0004] 为克服现有技术的不足，本发明旨在提供一种可以应用于辐射环境下的锁存器， 可以抵抗SEU和部分MBU。当锁存器的存储节点以及输入信号由于粒子轰击而发生双比特 翻转时，该锁存器能够通过保护门泄放掉沉积在敏感节点上的电荷，从而使锁存器的存储 状态不会发生改变，使正确电平信号传入后级电路。为此，本发明采用的技术方案是，应用 四输入保护门的抗辐射锁存器，由7个传输门TG1?6, 3个反相器INV1?3, 3个二输入保 护门（Double Input Guardgate，DIG)DIGl?3和一个四输入保护门构成，四路相同的输入 信号中三路分别对应输入到输入端Dl、D2、D3,输入端Dl、D2、D3分别依次对应通过传输门 TG1、传输门T G2、传输门TG3送入对应的二输入保护门DIG1?3,输入信号经输入端D1、输 入端D2作为二输入保护门DIG1的输入，二输入保护门DIG1的输出A经过反相器INV1和 传输门TG5连至输入端D1 ;输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保 护门DIG2的输出B经由反相器INV2和传输门TG6连至输入端D2 ;输入端D1、输入端D3作 为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG7连至输入 端D3 ;输出A、B、C作为四输入保护门的输入信号，前述三路输入信号以外的一路输入四输 入保护门输出Q。
[0005] 二输入保护门DIG结构为，使用两个PM0S管PM1和PM2串联，两个NM0S管匪1和 NM2串联；PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅 极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
[0006] 四输入保护门的结构为，使用四个PM0S管串联，四个NM0S管串联；第4个PM0S管 的源级接VDD，第1个PM0S管的漏极接第1个NM0S管的漏极，第4个NM0S管的源级接GND， 第1个NM0S管和第1个PM0S管的栅极分别接正反时钟，第2个NM0S管和第2个PM0S管 的栅极作为一个输入，第3个NM0S管和第3个PM0S管的栅极作为另一个输入，第4个NM0S 管和第4个PM0S管的栅极再作为一个输入，第1个NM0S管和第1个PM0S管的漏极作为输 出0。
[0007] 本发明的技术特点及效果：
[0008] 本发明是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒 子造成的不同阱中多个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。
[0009] 本发明由于在透明阶段时直接由D传至Q，减小了传播延时，并且是由D直接驱动 Q，所以FIG晶体管的尺寸可以使用最小尺寸，减小了版图面积。
【专利附图】
【附图说明】
[0010] 图1应用四输入保护门的抗辐射锁存器的电路结构；
[0011] 图2(a)DIG的晶体管级结构，（b)DIG的逻辑符号，（c)DIG的时序图；
[0012] 图3 (a)FIG的晶体管级结构，（b)FIG的逻辑符号，（c)FIG的时序图。
【具体实施方式】
[0013] 本发明锁存器的构成使用7个传输门TG1?7、3个反相器INV1?3、3个二输入 保护门DIG1?3和一个FIG。它有四路相同的输入信号分别为Dl、D2、D3、D4,它们各自通 过开关TGI、TG2、TG3、TG4送入锁存器。Dl、D2作为DIG1的输入，DIG1的输出A经过一个 反相器INV1和开关TG5反馈至它的一个输入端D1。同样D2、D3作为DIG2的输入，输出B 经由INV2和TG6反馈至D2。D1、D3作为DIG3的输入，输出C经INV3和TG7反馈至D3。A 连FIG结构的PM4和NM4, B连PM3和匪3, C连PM2和匪2, PM1接时钟信号CK，匪1接时钟 信号的反相NCK。输出端为Q。其中的DIG(如图2(a)所示为其晶体管级结构，（b)为其逻 辑符号，（c)为其时序图）使用两个PM0S和两个NM0S串联，PM1和PM2串联，NM1和NM2串 联，PM1的源级接VDD，PM2的漏极接匪2的漏极，匪1的源级接GND，PM1和匪1的栅极作为 一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。DIG在两 个输入不相同的时输出为高阻态。在两个输入信号相同时，该单元的功能与反相器的功能 一致。FIG(如图3(a)所示为其晶体管级结构，（b)为其逻辑符号，（c)为其时序图）与DIG 类似，使用四个PM0S和四个NM0S串联，有四个输入端，在四个输入信号不相同的时输出为 高阻态。在四个输入信号相同时，该单元的功能与反相器的功能一致。
[0014] 锁存器在CK = 1时处于透明阶段，TG1?4导通，TG5?7截止，FIG截止。D4支 路导通，输入信号直接传到Q。锁存器在CK = 0时处于保持阶段，TG1?4截止，TG5?7 导通，FIG导通，Dl、D2、D3的状态经由DIG传到Q。保持阶段可能发生SEU和MBU，需要对 此进行防护。
[0015] 内部节点有7个，保持阶段TG4断开，所以D4是否正确不影响Q。剩余的6个节点 可以分为2组，分别是节点{Dl、D2、D3}和{A、B、C}，也可以按构成单元分类，分为3个支 路{DIG1，INV1}，{DIG2，INV2}，{DIG3，INV3}。发生 SEU 时，可以分为 2 类，S卩 SEU 分别发生 在第一组节点和第二组节点。首先分析D2和A节点如何屏蔽SEU，其它的第一组节点与D2 类似，第二组节点与A类似。SEU发生在D2时，D2是DIG1和DIG2的输入，所以这两个DIG 状态浮空，输出A和B和C在这个时钟周期内保持不变，屏蔽错误，锁存器输出Q也就保持 不变。SEU发生在节点A时，支路{DIG1，INV1}浮空，但是B和C保持正常，所以锁存器输 出Q保持不变。
[0016] 当发生双节点翻转（Double-node Upset, DNU)时，共有15种组合，可以分为三类。 我们取三种典型情况进行说明。当D1和D2发生DNU时，DIG1的两个输入同时变化，A的状 态发生翻转，支路{DIG1，INV1}浮空，通过INV1使D1的状态在该时钟周期内不可恢复，而 B的状态不变，D2的状态通过INV2得以恢复，C的状态也不变。所以TIG的三个输入中有一 个状态A变化，输出Q保持不变。当DNU发生在D2和A时，A的错误电平通过INV1使D1发 生翻转，DIG2的两个输入信号D1和D2都错误，所以B也发生错误翻转，支路{DIG1，INV1} 和{DIG2, INV2}浮空。但C是正确的，所以TIG的输出电平仍正确。当DNU发生在A和B 时，D1和D2的状态通过INV1和INV2发生错误翻转，支路{DIG1，INV1}和{DIG2, INV2}浮 空，但D3和C是正确的，所以TIG的输出Q仍正确。但是如果输出节点Q发生错误电平翻 转是不可抵抗的。所以DNU的抵抗概率是
【权利要求】
1. 一种应用四输入保护门的抗辐射锁存器，其特征是，由7个传输门TG1?6, 3个反相 器INV1?3, 3个二输入保护门（Double Input Guardgate, DIG) DIG1?3和一个四输入保 护门构成，四路相同的输入信号中三路分别对应输入到输入端D1、D2、D3，输入端D1、D2、D3 分别依次对应通过传输门TG1、传输门T G2、传输门TG3送入对应的二输入保护门DIG1? 3,输入信号经输入端D1、输入端D2作为二输入保护门DIG1的输入，二输入保护门DIG1的 输出A经过反相器INV1和传输门TG5连至输入端D1 ;输入端D2、输入端D3作为二输入保 护门DIG2的输入，二输入保护门DIG2的输出B经由反相器INV2和传输门TG6连至输入端 D2 ;输入端D1、输入端D3作为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经 反相器INV3和TG7连至输入端D3 ;输出A、B、C作为四输入保护门的输入信号，前述三路输 入信号以外的一路输入四输入保护门输出Q。
2. 如权利要求1所述的应用四输入保护门的抗辐射锁存器，其特征是，二输入保护门 DIG结构为，使用两个PM0S管PM1和PM2串联，两个NM0S管NM1和NM2串联；PM1的源级接 VDD，PM2的漏极接匪2的漏极，匪1的源级接GND，PM1和匪1的栅极作为一个输入A，PM2 和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
3. 如权利要求1所述的应用四输入保护门的抗辐射锁存器，其特征是，四输入保护门 的结构为：使用四个PM0S管串联，四个NM0S管串联；第4个PM0S管的源级接VDD，第1个 PM0S管的漏极接第1个NM0S管的漏极，第4个匪0S管的源级接GND，第1个NM0S管和第1 个PM0S管的栅极分别接正反时钟，第2个NM0S管和第2个PM0S管的栅极作为一个输入， 第3个NM0S管和第3个PM0S管的栅极作为另一个输入，第4个NM0S管和第4个PM0S管 的栅极再作为一个输入，第1个NM0S管和第1个PM0S管的漏极作为输出0。
【文档编号】H03K19/094GK104218942SQ201410489956
【公开日】2014年12月17日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】姚素英, 闫茜, 聂凯明, 史再峰, 徐江涛, 高志远 申请人:天津大学