用于同步锁相环的装置和方法

文档序号:7526940
用于同步锁相环的装置和方法
【专利摘要】提供了用于同步锁相环(PLL)的装置和方法。在一些实现方式中,分数N合成器包括PLL和控制所述PLL的分频值的控制电路。所述控制电路包括插值器、复位相位调节计算器以及同步电路。插值器能够控制PLL的分频值的分数部分。复位相位调节计算器可以包括用于自所述分数N合成器的初始化起对所述参考时钟信号的周期数进行计数的计数器,并且所述复位相位调节计算器能够基于所述计数来产生相位调节信号。同步电路可以响应于同步信号而同步PLL,并且能够对由相位调节信号指示的同步相位误差进行校正。
【专利说明】用于同步锁相环的装置和方法

【技术领域】
[0001]本发明的实施方案涉及电子系统,尤其涉及锁相环(PLL)的同步。

【背景技术】
[0002] 锁相环(PLL)能够用于各种应用,用来产生对于参考时钟信号具有受控的相位频 率关系的输出时钟信号。PLL能够用于例如远程通信系统和/或芯片间通信。
[0003]能够利用具有嵌入到PLL的反馈环中的整数分频器的PLL来实现整数N频率合成 器。整数N频率合成器能够通过选择分频器的整数分频值N按参考频率的步同步输出频率。 例如,在稳态下,合成器的输出时钟信号的频率应当是参考时钟信号的频率的N倍。另外, 在整数N频率合成器中,在稳态下,输出时钟信号应当对于参考时钟信号的每个周期具有N 个周期。因此,参考时钟信号的上升沿能够与输出时钟信号的上升沿同步。
[0004]为提供输出频率调节的细微步,能够使用分数N合成器。与使用整数分频值的整 数N频率合成器相比,分数N合成器容许分数分频值。在稳态下,合成器的输出时钟信号的 频率应当是参考时钟信号频率的N+F/M倍,其中N是分频值的整数部分,且F/M是分频值的 分数部分。
[0005]在一些构造中,插值器能够用于产生分频值的分数部分。例如,插值器的输出可以 包括具有由F/M给定的平均值的整数分频值序列,其中F是分数部分的分子,并且M是分数 部分的分母。


【发明内容】

[0006]在一个方案中,装置包括第一锁相环(PLL),其构造为接收参考时钟信号且产生输 出时钟信号。第一PLL包括构造为接收分频信号的可编程分频器,并且输出时钟信号的频 率与参考时钟信号的频率之比关于分频信号而变化。装置还包括第一控制电路,其构造为 产生分频信号。第一控制电路包括插值器,所述插值器基于分数分子信号且基于模量信号 来产生插值信号,并且所述第一控制电路构造为基于插值信号来产生分频信号。第一控制 电路还包括复位相位调节计算器,其构造为产生相位调节信号并且接收初始化信号。复位 相位调节计算器包括构造为对参考时钟信号的周期数进行计数的计数器,并且计数器构造 为通过初始化信号而被复位。相位调节信号基于计数器的计数。第一控制电路还包括同步 电路,其构造为响应于同步信号而同步第一PLL,其中同步电路构造为对由相位调节信号指 示的同步相位误差进行校正。
[0007]在另一方案中,提供了时钟信号产生的电子实现方法。该方法包括:利用PLL,基 于参考时钟信号来产生输出时钟信号;利用初始化信号来复位计数器;利用计数器对参考 时钟信号的周期数进行计数;基于计数器的计数来产生相位调节信号;利用插值器来控制 PLL的分频信号;将同步信号接收到同步电路中;利用同步电路,响应于同步信号而同步 PLL;以及利用同步电路对由相位调节信号指示的同步相位误差进行校正。

【专利附图】

【附图说明】
[0008] 图1是分数N合成器的一个实施方案的示意性框图。
[0009] 图2是包括多个分数N合成器的时钟合成系统的一个实施方案的示意性框图。
[0010] 图3是分数N合成器的另一实施方案的示意性框图。
[0011] 图4是根据一个实施方案的通信系统的示意性框图。
[0012] 图5是分数N合成器的另一实施方案的示意性框图。

【具体实施方式】
[0013]下面对实施方案的详细说明提供了本发明的具体实施方案的各种描述。然而,本 发明能够以如权利要求所限定和涵盖的多种不同方式来具体实施。在该说明书中,参考了 附图,在附图中相似的附图标记可以指示相同或功能上相似的元件。
[0014]分数N合成器可以用于各种电子系统,因为它们使得可以在宽范围的参考时钟频 率上有相对小的输出频率步。然而,在缺乏同步的情况下,分数N合成器中的PLL会不可预 测地锁定到参考时钟信号的多个可能相位中的一个。
[0015] 在一些电子系统中,期望的是将PLL的输出时钟信号的相位同步到与参考时钟信 号已知的关系。例如,在频率跳跃无线通信系统中,每当本地振荡器的频率变化时,本地振 荡器可以保持与参考时钟信号的同相关系。此外,在多PLL系统中,在PLL的输出时钟信号 之间保持同相关系是重要的。
[0016]本文提供了用于同步PLL的装置和方法。在一些实现中,分数N合成器包括PLL和控制PLL的分频值的控制电路。控制电路可以包括插值器、复位相位调节计算器以及同 步电路。插值器能够用于基于分数分子信号和分数分母或模量信号来控制分频值的分数部 分。复位相位调节计算器能够用于确定在参考时钟信号的特定周期中与同步PLL相关联的 PLL的相位误差。例如,复位相位调节计算器可以包括用于自分数N合成器被初始化起对参 考时钟信号的周期数进行计数的计数器,并且复位相位调节计算器能够基于该计数来产生 相位调节信号。同步电路可以响应于同步信号而对PLL进行同步,并且能够对由相位调节 信号指示的同步相位误差进行校正。
[0017] 同步电路能够以各种方式同步PLL并且校正同步相位误差。例如,在一些实现中, 同步电路可以响应于同步信号而将插值器复位成已知状态,并且此后将插值器的状态调节 由相位调节信号指示的量。然而,其他构造是可能的。例如,在一种实现方式中,PLL的输 出时钟信号提供给混合器,混合器处于具有数字相位旋转电路的信号路径中,并且同步电 路能够通过将数字相位旋转电路的状态调节由相位调节信号指示的量来同步PLL。在另一 实现方式中,插值器是利用西格玛德尔塔调制器来实现的,并且通过调节西格玛德尔塔调 制器的积分器的起始值来校正同步相位误差。
[0018] 能够在参考时钟信号的任意周期内同步本文的分数N合成器。相反,一些常规的 分数N合成器能够提供有限的同步机会,诸如仅在参考时钟信号的多个周期之后允许同 步。然而,这种延迟在一些系统中是不可接受的。例如,使用1HZ频率步的分数N合成器必 须在可用的同步机会之间等待一秒。
[0019]本文的同步方案还能够用于同步多个分数N合成器,使得合成器的输出时钟信号 具有关于参考时钟信号的共同相位关系。
[0020] 在一些构造中,分数N合成器的控制电路还能够用于提供关于参考时钟信号的期 望相移。例如,在一些实现方式中,复位相位调节计算器还包括用于控制PLL的输出时钟信 号相对于参考时钟信号的相移的相移输入。例如,相位调节信号能够基于指示期望相移的 相移信号和与在特定参考时钟信号周期内同步PLL相关联的相位误差之和。
[0021] 此外,在一些实现中,即使在PLL已经被禁用或锁定到不同频率之后,分数N合成 器也能够保持关于参考时钟信号同步。例如,在一些实现中,即使在PLL和/或分数N合 成器的其他电路系统被禁用之后,合成器的复位相位调节计算器中的计数器也能够保持启 用并且能够继续计数。随后,当PLL启用时,复位相位调节计算器能够用于产生相位调节信 号,相位调节信号能够用于将PLL的输出时钟信号与参考时钟信号同步。
[0022] 图1是分数N合成器10的一个实施方案的示意性框图。分数N合成器10包括 PLL1和控制电路2。
[0023] PLL1产生输出时钟信号0^_并且接收参考时钟信号CLKkef、启用信号EN以及分 频信号DIV。PLL1能够基于分频信号DIV将输出时钟信号CLK^分频以产生反馈时钟信 号CLKfbk。PLL1能够通过将反馈时钟信号CLKfbk与参考时钟信号CLKkef比较来产生误差信 号,并且误差信号能够用于控制输出时钟信号CLKOTT的频率。
[0024] 在图示的构造中,控制电路2接收参考时钟信号CLKkef、分数分子信号F、分数分母 或模量信号M、整数分频信号N、初始化信号INIT、同步信号SYNC、相移信号PSHIFT和启用信 号EN。控制电路2包括复位相位调节计算器3、同步电路4以及分数插值器5。复位相位调 节计算器3包括计数器6。
[0025] 分数N合成器10能够用于将输出时钟信号CLKOTT的频率控制到参考时钟信号 CLKkef,的频率的大约N+F/M倍,其中N是整数分频信号N的值,F是分数分子信号F的值,并 且M是模量信号M的值。
[0026] 插值器5能够用于产生对应于分频信号DIV的分数部分的插值信号。例如,插值 信号能够与整数分频信号N相加以产生分频信号DIV。在一些实现中,分频信号DIV具有整 数值,其随时间而变化从而提供由分数分子信号F、模量信号M和整数分频信号N指示的平 均分频值。例如,为了实现11. 5的分频比,分频信号DIV对于一半时间具有值11,并且对于 一半时间具有值12。
[0027] 在一个实施方案中,插值器5包括西格玛德尔塔调制器。使用用于插值的西格玛 德尔塔调制器能够相对于其输出在两种状态之间周期性交变的插值器来减少或去除频率 边带或分路。例如,西格玛德尔塔调制器的输出能够相对频繁地变化,从而将与插值相关联 的噪声移位到能够通过PLL1滤波的相对高频。
[0028] 如图1所示,在一些实现中,反馈时钟信号CLKfbk能够提供给控制电路2以辅助控 制PLL1。例如,在一种实现中,反馈时钟信号CLKfbk对插值器5的状态元件的至少部分定 时钟,使得插值器5的定时由反馈时钟信号CLKfbk来控制。
[0029] 控制电路2接收初始化信号INIT,其能够用于将控制电路2初始化成已知状态。 在一些实现中,初始化信号INIT用于复位计数器6的计数,诸如复位成计数值0。此后,计 数器6能够自分数N合成器10初始化起对参考时钟信号CLKkef的周期数进行计数。另外, 复位相位调节计算器3能够使用由计数器6产生的计数信号来产生相位调节信号,该相位 调节信号指示与在参考时钟信号CLKkef的特定周期上同步PLL相关联的相位误差。
[0030] 另外,如图1所示,控制电路2接收同步信号SYNC。响应于同步信号SYNC的启动, 同步电路4能够同步PLL1。例如,在一些实现中,同步电路4能够响应于同步信号SYNC而 复位插值器5。另外,同步电路4能够将插值器5的状态调节由相位调节信号指示的量,从 而校正PLL1的输出相位以解释与在参考时钟信号CLKkef的特定周期内同步PLL1相关联 的相位误差。
[0031] 图示的控制电路2能够用于在参考时钟信号CLKkef的任意周期内同步分数N合成 器的PLL。相反,一些常规的分数N合成器能够提供有限的同步机会,诸如要求在参考时钟 信号CLKkef的多个周期之后同步。
[0032] 在图示的构造中,控制电路2接收相移信号PSHIFT,其能够用于提供输出时钟信号 CLKOTT与参考时钟信号CLKkef之间的期望相移。在一些构造中,复位相位调节计算器3通过 将相移信号PSHIFT和与在特定周期上同步PLL相关联的相位误差信号相加来产生相位调节 信号。因此,当同步电路4复位插值器5时,能够调节输出时钟信号CLKOTT的相位以解释与 同步相关联的相位误差和由相移信号PSHIFT指示的相移。
[0033] 分数N合成器10能够构造为即使当PLL1已经被禁用或锁定到不同频率时也能 够保持同步。例如,在一些构造2,分数N合成器10能够接收启用信号EN,其能够用于禁用 分数N合成器的各电路,包括例如控制电路2和/或PLL1的部分,诸如PLL的振荡器、相 位检测器和/或分频器。然而,在一些实现中,即使在PLL1和/或控制电路2的其他部分 被禁用时,复位相位调节计算器3的计数器6也能够保持启用并且能够继续计数。此后,能 够确定启用信号EN,并且复位相位调节计算器3能够用于基于计数器6的计数来产生相位 调节信号。当确定同步信号SYNC时,同步电路4能够用于复位插值器5并且调节插值器的 状态以解释与在参考时钟信号CLKkef的特定周期上同步分数N合成器10相关联的相位误 差。
[0034] 图2是包括多个分数N合成器10a、10b、10c的时钟合成系统20的一个实施方案 的示意性框图。
[0035] 第一分数N合成器10a包括第一PLLla和第一控制电路2a。另外,第二分数N合 成器l〇b包括第二PLLlb和第二控制电路2b。此外,第三分数N合成器10c包括第三PLL lc和控制电路2c。
[0036] 虽然图示出时钟合成系统20包括三个时钟合成器,但是时钟合成系统20能够适 于包括更多或更少的合成器。在一些构造中,第一、第二和第三分数N合成器10a-l〇C设置 在单独的集成电路(1C)上。
[0037] 在图示的构造中,第一、第二和第三分数N合成器10a-l〇C各自接收参考时钟信号 CLKkef、分数分子信号F、模量信号M、整数分频信号N、初始化信号INIT和同步信号SYNC。另 夕卜,第一分数N合成器10a已经构造成接收第一相移信号PSHIFT1,第二分数N合成器10b已 经构造为接收第二相移信号PSHIFT2,并且第三分数N合成器10c已经构造为接收第三相移信 号PSHIFT3。此夕卜,第一、第二和第三分数N合成器10a-10c已经构造为产生不同的输出时钟 信号。例如,第一分数N合成器10a产生第一输出时钟信号CLK〇UT1,第二分数N合成器10b 产生第二输出时钟信号CLKQUT2,并且第三分数N合成器10c产生第三输出时钟信号CLKQUT3。
[0038] 即使当相移信号PSHIFT1_PSHIFT3具有相同值时,在不同步的情况下,第一、第二和第 三分数N合成器10a-l〇C能够具有锁定到参考时钟信号CLKkef的不同相位的输出时钟信号。
[0039] 图示的构造能够用于将第一、第二和第三分数N合成器10a-l〇C同步成关于参考 时钟信号CLKkff的共同输出相位。
[0040] 例如,第一、第二和第三分数N合成器10a-l〇C各自接收初始化信号INIT。以之前 参照图1描述的类似的方式,初始化信号INIT能够用于初始化或复位与合成器的复位相位 调节计算器相关联的计数器初始状态。
[0041] 此后,当确定同步信号SYNC时,能够基于计数值来校正PLLla-lc的输出相位以 解释与在特定参考时钟周期上同步合成器相关联的相位误差。在一些实现中,同步信号能 够在不同时间应用于分数N合成器10a-l〇C,诸如在参考时钟信号CLKkef的不同周期内。在 分别利用控制电路2a_2c将PLLla-lc同步之后,当相移信号具有相同的值时,PLLla-lc 可以具有相对于彼此的大约相同的输出相位。例如,控制电路2a_2c可以包括计数器,在初 始化期间该计数器能够复位成已知值,此后,能够基于控制电路的计数器的计数来调节插 值器的状态。
[0042] 能够如上文描述分数N合成器10a-10c的另外的细节。
[0043] 虽然图2示出了包括多个分数N合成器的时钟合成系统的一种构造,其他构造是 可能的。例如,在一些实现中,控制电路2a_2c的部分能够在合成器之间共享。此外,在一 些实现中,合成器能够接收单独的控制信号,包括例如单独的同步信号和/或启用信号。此 夕卜,虽然图2示出了第一、第二和第三分数N合成器10a-l〇C接收不同相移信号的构造,但 是本文的教导能够适用于分数N合成器接收相同相位信号的构造或相移信号被省去的构 造。
[0044] 图3是分数N合成器40的一个实施方案的示意性框图。分数N合成器40包括 PLL41和控制电路42。分数N合成器40产生输出时钟信号0^_并且接收参考时钟信号 CLKkef、分数分子信号F、模量信号M、整数分频信号N、初始化信号INIT、相移信号PSHIFT和同 步信号SYNC。
[0045]PLL41包括相位检测器43、环路滤波器45、电压控制振荡器46和可编程分频器 47。相位检测器43包括用于接收参考时钟信号CLKkef的第一输入以及用于接收反馈时钟 信号CLKfbk的第二输入。相位检测器43还包括与环路滤波器45的输入电连接的输出。环 路滤波器45包括与VC0 46的输入电连接的输出。VC0 46还包括用于产生输出时钟信号 CLKOTT的输出。可编程分频器47包括用于接收输出时钟信号CLKOT的输入、用于产生反馈 时钟信号CLKfbk的输出,以及用于从控制电路42接收分频信号DIV的控制输入。
[0046] 相位检测器43可以包括构造为基于参考时钟信号CLKkef与反馈时钟信号CLKfbk之 间的相差和/或频率差来产生误差信号的电路系统。另外,相位检测器43可以包括电荷泵 电路系统,其基于误差信号来控制流入流出环路滤波器45的输入的电流。虽然已经描述了 相位检测器43的一个实施例实现,但是能够利用各种构造来实现相位检测器43。
[0047] 环路滤波器45可以是任何适合的PLL环路滤波器,包括例如有源环路滤波器和无 源环路滤波器。环路滤波器45能够用于各种用途,诸如保持PLL41的稳定性。
[0048]VC0 46能够利用各种振荡器构造来实现,包括例如,电感器-电容器(LC)储能振 荡器实现或旋转行波振荡器(RTW0)实现。例如,RTW0描述于美国专利6, 556, 089中,其通 过引用合并于本文中。虽然已经提供了VC0的两个实施例,能够使用其他构造。
[0049] 可编程分频器47接收分频信号DIV,并且能够按由分频信号DIV指示的分频比对 输出时钟信号CLKOTT分频以产生反馈时钟信号CLKfbk。在一些实现中,可编程分频器47是 整数分频器,并且分频信号DIV具有随时间变化而实现期望的分数分频比的整数值。
[0050] 虽然图3示出了PLL的一种构造,但是本文的教导能够适用于其他的PLL实现。例 如,PLL41能够适于包括额外的结构,诸如额外的分频器、滤波器和/或其他电路系统。
[0051] 控制电路42包括复位相位调节计算器或计算电路51、插值器52、同步电路53、多 路复用器54、第一加法器61、和第二加法器62。复位相位调节计算电路51包括第三加法器 63、模M计数器64和多路复用器65。
[0052] 模M计数器64包括用于接收参考时钟信号CLKkef的时钟输入、用于接收初始化信 号INIT的复位输入以及用于产生计数值k的输出。多路复用器65包括用于接收计数值k 的第一输入、用于接收分数分子信号F的第二输入以及用于产生乘法信号kF的输出。第三 加法器63包括用于接收相移信号PSHIFT的第一输入、用于接收复位信号kF的第二输入以及 用于产生相位调节信号P的输出,其可具有对应于相移信号PSHIFT和乘法信号kF之和的值 P画+kF。
[0053] 第二加法器62包括用于接收相位调节信号P的第一输入、用于接收分数分子信号 F的第二输入以及用于产生调节后的分数分子信号P+F的输出,其可以具有对应于相位调 节信号P和分数分子信号F的值。多路复用器54包括用于接收调节后的分数分子信号P+F 的第一输入、用于接收分数分子信号F的第二输入、用于接收选择控制信号SEL的选择控制 输入以及用于产生选择信号的输出。同步电路53包括用于接收参考时钟信号CLKkef的第 一时钟输入、用于接收反馈时钟信号CLKfbk的第二时钟输入、用于接收同步信号SYNC的同 步输入、用于产生选择控制信号SEL的第一输出以及用于产生复位信号RESET的第二输出。
[0054] 插值器52包括用于从多路复用器54接收选择信号的分数输入、用于接收模量信 号M的模量输入、用于接收反馈时钟CLKfbk的时钟输入、用于接收复位信号RESET的复位输 入以及用于产生对应于PLL的分频信号DIV的分数部分的插值信号的输出。在一些实现 中,通过插值器52产生的插值信号是整数,但是具有由在插值器的分数分子输入和模量输 入处接收到的信号的比率确定的平均值。在一个实施方案中,插值器包括西格玛德尔塔调 制器。
[0055] 第一加法器61包括用于从插值器52接收插值信号的第一输入、用于接收整数分 频N的第二输入以及用于产生PLL的分频信号DIV的输出。
[0056] 图示的控制电路42能够用于产生用于PLL41的分频信号DIV。另外,控制电路 42接收同步信号SYNC,其能够将输出时钟信号CLK^的相位同步成与参考时钟信号CLKkef 的已知关系。在一个实施例中,控制电路42能够控制输出时钟信号CLKott而与参考时钟信 号CLKkef具有相差,该相差大约等于已知的相位关系加上相移信号PSHIFT。
[0057] 如下面将要详细说明的,控制电路42容许在参考时钟信号CLKkef的任意周期内 的同步。相反,一些常规的同步电路提供了有限的同步机会,诸如要求在在参考时钟信号 CLKkef的一定周期数之后同步。
[0058] 在分数N合成器40未同步时的分数N合成器40的正常工作期间,选择信号SEL 能够控制多路复用器54,使得插值器52接收分数分子信号F作为输入。因此,插值器52能 够基于分数分子信号F和模量信号M的插值来产生插值信号。
[0059] 然而,响应于同步信号SYNC的启动,同步电路53能够将插值器52复位成已知状 态。另外,同步电路53能够使用选择信号SEL来控制多路复用器54以将调节后的分数分 子信号P+F提供给插值器52。以此方式配置同步电路53能够操作以将PLL41的相位设定 成已知值并且调节与在参考时钟信号CLKkef的特定周期中同步PLL41相关联的同步相位 误差。因此,同步电路53能够提供相位调节以容许PLL41在参考时钟信号CLKkef的任何 周期内同步。
[0060] 虽然图示的配置通过在单个时钟周期内将调节后的分数分子信号P+F提供给插 值器52来提供相位调节,其他配置是可能的。例如,在一个实施方案中,在参考时钟信号 CLKkef的j个周期内,P/j+F的相位调节提供给插值器52。配置控制电路以便由此提供相位 调节能够将相位调节分辨率提高因子j。在另一实施方案中,利用在多个时钟周期内具有两 个以上不同值的相位调节信号来提供相位调节,并且相位调节的量基于相位调节信号值之 和。
[0061] 在图示的配置中,同步电路53接收反馈时钟信号CLKfbk。在一些实现中,同步电路 53能够使用反馈时钟信号CLKfbk来对选择信号SEL和/或复位信号RESET重定时。然而, 其他构造是可能的。
[0062] 分数N合成器40能够用于基于参考时钟信号CLKkef的频率来控制输出时钟信号 CLKOTT的频率。例如,输出时钟信号CLK^的输出频率f;ut能够通过下面的等式1给出,其 中fMf是参考时钟信号CLKOTT的频率,M是模量信号M的值,N是整数分频信号N的值,并且 F是分数分子信号F的值。

【权利要求】
1. 一种装置,包括: 第一锁相环(P化),其构造为接收参考时钟信号并且产生输出时钟信号,其中所述第一 P化包括可编程除法器,所述可编程除法器构造为接收分频信号,其中输出时钟信号的频率 与参考时钟信号的频率之比关于所述分频信号而变化; 第一控制电路,其构造为产生所述分频信号,其中所述第一控制电路包括: 插值器,其构造为基于分数分子信号且基于模量信号来产生插值信号,其中所述第一 控制电路构造为基于所述插值信号来产生所述分频信号; 复位相位调节计算器,其构造为产生相位调节信号并且接收初始化信号,其中所述复 位相位调节计算器包括构造为对所述参考时钟信号的周期数进行计数的计数器,其中所述 计数器构造为通过所述初始化信号来复位,并且其中所述相位调节信号基于所述计数器的 计数;W及 同步电路,其构造为响应于同步信号来同步所述第一化L,其中所述同步电路构造为对 由所述相位调节信号指示的同步相位误差进行校正。
2. 如权利要求1所述的装置,其中所述同步电路构造为通过将所述插值器的状态调节 由所述相位调节信号指示的量来对所述同步相位误差进行校正。
3. 如权利要求2所述的装置,其中所述同步电路进一步构造为在调节所述插值器的所 述状态之前将所述插值器复位。
4. 如权利要求2所述的装置,其中所述同步电路调节所述插值器的所述状态W在所述 参考时钟信号的单个周期中对所述同步相位误差进行校正。
5. 如权利要求2所述的装置,其中所述同步电路调节所述插值器的所述状态W在所述 参考时钟信号的多个周期中对所述同步相位误差进行校正。
6. 如权利要求1所述的装置,还包括第二化L和第二控制电路,所述第二控制电路构造 为产生所述第二化L的分频信号,其中所述第二控制电路包括同步电路和包括计数器的复 位相位调节计算器,其中所述初始信号构造为将所述第二控制电路的所述计数器的计数复 位。
7. 如权利要求6所述的装置,其中所述第二控制电路构造为响应于所述同步信号而同 步所述第二化L,并且其中所述第二化L的输出时钟信号和所述第一 P化的所述输出时钟信 号具有大约相同的同步后相位。
8. 如权利要求1所述的装置,其中所述复位相位调节计算器还包括乘法器,所述乘法 器构造为通过将所述分数分子信号乘W所述计数器的所述计数来产生乘法信号。
9. 如权利要求8所述的装置,其中所述复位相位调节计算器还包括加法器,所述加法 器通过将所述乘法信号和相移信号相加来产生所述相位调节信号。
10. 如权利要求9所述的装置,其中所述第一控制电路还包括: 多路复用器,其包括输出、构造为接收所述相位调节信号的第一输入、构造为接收所 述分数分子信号的第二输入、W及构造为从所述同步电路接收选择控制信号的选择控制输 入,其中所述插值器包括与所述多路复用器的输出电连接的分数分子输入和构造为接收所 述模量信号的模量输入。
11. 如权利要求1所述的装置,其中所述插值器包括西格玛德尔培调制器,并且其中所 述同步电路构造为通过将所述西格玛德尔培调制器的积分起始值调节由所述相位调节信 号指示的量而对所述同步相位误差进行校正。
12. 如权利要求1所述的装置,还包括收发器,所述收发器包括布置在信号路径中的数 字相位旋转电路和混合器,其中所述混合器包括构造为接收所述第一输出时钟信号的时钟 输入,其中所述同步电路构造为通过将所述数字相位旋转电路的状态调节由所述相位调节 信号指示的量来对所述同步相位误差进行校正。
13. 如权利要求12所述的装置,其中所述信号路径包括接收路径,其中所述收发器还 包括: 接收滤波器,包括输入和输出,其中所述接收滤波器的所述输入与所述混合器的输出 电连接;W及 模数转换器,其包括与所述接收滤波器的所述输出电连接的输入W及与所述数字相位 旋转电路的数据输入电连接的输出。
14. 如权利要求12所述的装置,其中所述信号路径包括发送路径,其中所述收发器还 包括: 数模转换器,其包括与所述数字相位旋转电路的数据输出电连接的输入W及输出;W 及 发射滤波器,其包括与所述数模转换器的所述输出电连接的输入W及与所述混合器的 数据输入电连接的输出。
15. 如权利要求12所述的装置,其中所述第一控制电路还包括状态元件,所述状态元 件具有构造为接收所述相位调节信号的数据输入和与所述数字相位旋转电路的控制输入 电连接的数据输出,其中所述同步电路构造为响应于所述同步信号而为所述状态元件加载 所述相位调节信号。
16. 时钟信号产生的电子实现方法,所述方法包括: 利用锁相环(PLL),基于参考时钟信号来产生输出时钟信号; 利用初始化信号来复位计数器; 利用所述计数器对所述参考时钟信号的周期数进行计数; 基于所述计数器的计数来产生相位调节信号; 利用插值器来控制所述PLL的分频信号; 将同步信号接收到同步电路中; 利用所述同步电路,响应于同步信号而同步所述化L 及 利用所述同步电路,对由所述相位调节信号指示的同步相位误差进行校正。
17. 如权利要求16所述的方法,其中同步所述PLL包括将所述插值器的状态调节由所 述相位调节信号指示的量。
18. 如权利要求17所述的方法,还包括在调节所述插值器的状态之前将所述插值器复 位。
19. 如权利要求16所述的方法,其中同步所述PLL包括将所述数字相位旋转电路的状 态调节由所述相位调节信号指示的量。
20. 如权利要求19所述的方法,还包括: 利用所述数字相位旋转电路来旋转数字接收信号的相位。
21. 如权利要求19所述的方法,还包括: 利用所述数字相位旋转电路来旋转数字发送信号的相位。
22.如权利要求19所述的方法,其中同步所述化L包括将所述插值器的西格玛德尔培 调制器的积分起始值调节由所述相位调节信号指示的量。
【文档编号】H03L7/18GK104467834SQ201410490387
【公开日】2015年3月25日 申请日期:2014年9月23日 优先权日:2013年9月24日
【发明者】D·J·迈克劳瑞恩, C·W·安杰尔, M·F·基夫尼 申请人:亚德诺半导体集团
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