在低电压bicmos工艺中实现高电压io驱动器的技术的制作方法

文档序号:7526989阅读:439来源:国知局
在低电压bicmos工艺中实现高电压io驱动器的技术的制作方法
【专利摘要】本发明涉及在低电压BICMOS工艺中实现高电压IO驱动器的技术。提供一种能够在低电压BiCMOS工艺中高电压发送信号的IO电路。IO电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括上拉电路和下拉电路。上拉电路接收电压导轨电源。下拉电路耦合到上拉电路。焊盘耦合到上拉电路和下拉电路。
【专利说明】在低电压BICMOS工艺中实现高电压1驱动器的技术

【技术领域】
[0001]本公开的实施例总体涉及用于集成电路(IC)的输入/输出(1)驱动器,并更具体涉及在低电压BiCMOS工艺中实施高电压1驱动器。

【背景技术】
[0002]集成电路(IC)包括内核逻辑电路和输入/输出(1)电路。内核逻辑电路执行希望功能并需要称为内核电源的低电压。IC在称为1电压的高电压范围下与其他IC或外部器件(滤波器、传感器等)通信。1电路充当内核逻辑电路和外部器件之间的接口。1电路包括驱动焊盘上的信号以与外部器件接口的驱动器。双向1电路具有用于发送信号到外部器件的驱动器(传输模式)和用于从外部器件接收信号的接收器(接收模式)。高电压在焊盘处被施加以测试1电路(测试模式)。HDD (硬盘驱动器)前置放大器是1电路的许多应用领域中的一个。前置放大器是在所有硬盘驱动器或磁盘驱动器中发现的重要组件。其放大从磁头接收的信号并将已放大且调节的信号传输到硬盘驱动器S0C(片上硅)。前置放大器依靠1驱动器将数据从前置放大器通信到S0C。前置放大器构建在以在5V电源电压上工作并支持1.8/2.5/3.3发送信号模式的BiCMOS工艺上。新一代前置放大器构建在以仍必须支持相同的5V电源电压和1.8/2.5/3.3发信号模式的3V BiCMOS工艺上。3VBiCMOS工艺具有3V双极器件和作为唯一常规MOS晶体管的1.8V MOS器件。缺乏的高电压器件利用特别不适于满足5V电源电压和3.3V电压的发信号电平的需求的标准CMOS可用1拓扑。


【发明内容】

[0003]提供符合37 C.F.R.§ 1.73的
【发明内容】
,此
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需要简要表明本发明的性质和实质的
【发明内容】
。应理解本
【发明内容】
不用来解释或限制权利要求的保护范围或意义。
[0004]—个实施例提供一种输入/输出(I/O)电路。所述1电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括上拉电路和下拉电路。上拉电路接收电压导轨电源。下拉电路耦合到上拉电路。焊盘耦合到上拉电路和下拉电路。
[0005]一个示例性实施例提供一种在低电压BiCMOS工艺中实施高电压1电路的方法。该方法包括根据参考电压生成电压导轨电源。当输入信号从逻辑低转变到逻辑高时,在第二 PNP晶体管中注入电流以激活第二 PNP晶体管。焊盘充电到电压导轨电源。当输入信号从逻辑高转变到逻辑低时,在第二 NPN晶体管中注入电流以激活第二 NPN晶体管,并且焊盘放电到地电压。
[0006]另一个实施例提供一种计算装置。所述计算装置包括处理单元、耦合到处理单元的存储器模块以及耦合到处理单元和存储器模块的多个逻辑电路。1电路耦合到多个逻辑电路中的至少一个逻辑电路。1电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括经配置接收电压导轨电源的第二 PNP晶体管。第二 NPN晶体管耦合到第二 PNP晶体管。焊盘耦合到第二 PNP晶体管和第二 NPN晶体管。第一基极电流源电路和第一电荷注入电路耦合到第二 PNP晶体管。第一基极电流源电路和第一电荷注入电路接收输入信号。第二基极电流源电路和第二电荷注入电路耦合到第二 NPN晶体管。第二基极电流源电路和第二电荷注入电路接收输入信号。阻塞二极管耦合在第二 PNP晶体管和第二 NPN晶体管之间。
[0007]其他方面和示例性实施例以下附图和【具体实施方式】中提供。

【专利附图】

【附图说明】
[0008]图1图示一种输入/输出(1)电路的示意图;
[0009]图2图示根据一个实施例的输入/输出(1)电路的框图;
[0010]图3图示根据一个实施例的输入/输出(1)电路的示意图;以及
[0011]图4图示根据一个实施例的计算装置。

【具体实施方式】
[0012]图1图示输入/输出(1)电路100的示意图。1电路100由电源电压VCC供电。在一个实施例中,电源电压VCC等于5伏。1电路100也接收输入信号Vin和参考电压Vref。P沟道MOSFET M2由电源电压VCC供电并且在栅极端子处接收输入信号Vin。p沟道MOSFET M2的漏极端子耦合到电阻器R2。电阻器R2耦合到节点nl。二极管接法的NPN晶体管Q3耦合到节点nl。二极管接法的NPN晶体管Q3的发射极端子短接到二极管接法的NPN晶体管Q3的基极端子。PNP晶体管Q4耦合到二极管接法的NPN晶体管Q3。二极管接法的NPN晶体管Q3的集电极端子耦合到PNP晶体管Q4的发射极端子。PNP晶体管Q4在基极端子处接收参考电压Vref。PNP晶体管Q4的集电极端子耦合到地端子120。电阻器R3耦合到节点nl。η沟道MOSFET M3耦合到电阻器R3并且在栅极端子处接收输入信号Vin。电阻器Rl接收电源电压VCC。NPN晶体管Ql耦合到电阻器Rl。NPN晶体管Ql的基极端子耦合到节点nl。二极管接法的NPN晶体管Q2耦合到NPN晶体管Ql。NPN晶体管Ql的发射极端子耦合到二极管接法的NPN晶体管Q2的发射极端子。二极管接法的NPN晶体管Q2的发射极端子短路到二极管接法的NPN晶体管Q2的基极端子。二极管接法的NPN晶体管Q2的集电极端子耦合到节点η2。η沟道MOSFET Ml耦合到节点n2。MOSFET Ml在栅极端子处接收输入信号Vin。焊盘136耦合到节点η2。η沟道MOSFET M3和η沟道MOSFET Ml的源极端子耦合到地端子120。
[0013]现在解释图1中图示的1电路100的操作。在一个实施例中,在5V BiCMOS工艺中,电源电压VCC等于5V并且输入信号Vin从O到5V摆动。在5V BiCMOS工艺中,参考电压Vref可以为1.8V、2.5V或3.3V(取决于发送信号模式)。在上拉期间,即当输入信号Vin从逻辑低转变到逻辑高时,P沟道MOSFET M2激活而η沟道MOSFET Ml无效。电流流过P沟道MOSFET M2、二极管接法的NPN晶体管Q3和PNP晶体管Q4。如果1电路100中每个双极晶体管的每个基极-发射极结两端的压降为Vbe,则在节点nl产生的电压为(Vnl=Vref+2Vbe),其中Vnl为在节点η I处产生的电压。在节点η2处产生的电压由以下公式给出:
[0014]Vn2 = Vnl-2Vbe(I)
[0015]Vn2 = Vref+2Vbe-2Vbe(2)
[0016]Vn2 = Vref(3)因此,焊盘136被拉至参考电压Vref。P沟道MOSFET M2向NPN晶体管Ql提供基极电流。
[0017]在下拉期间,即当输入信号Vin从逻辑高转变到逻辑低时,P沟道MOSFET M2无效而η沟道MOSFET Ml激活。η沟道MOSFET M3也激活,其将节点η I拉至地电位(或O伏),因此无效NPN晶体管Q1。由于MOSFET Ml被激活,焊盘通过地端子120被拉至地电位。当1电路100不驱动信号或1电路100在三态模式(测试模式或接收模式)时,二极管接法的NPN晶体管Q2充当阻塞器件以保护NPN晶体管Ql的基极-发射极结免于焊盘处的高电压影响。在一个实施例中,在测试模式期间,施加到焊盘的电压约为5伏。如果二极管接法的NPN晶体管Q2不存在,则高的反向发射极基极电压在NPN晶体管Ql上产生,因此在NPN晶体管Ql上引起过应力。
[0018]1电路100中的MOSFET、NPN晶体管和PNP晶体管是5V器件,并且能够仅在5VBiCMOS工艺中使用且在3V BiCMOS工艺中不可用。3V BiCMOS工艺仅支持1.8V MOS晶体管和3V双极晶体管。3V BiCMOS工艺也支持5V漏极扩展MOS (DEMOS)。然而,DEMOS不适于快速切换应用。DEMOS的漏极电容使得其无效支持高频(例如10MHz频率)操作所需要的上升和下降时间。并且,当在3V BiCMOS工艺中使用时,1电路100不能解决过压可靠性问题。甚至当DEMOS代替MOSFET在1电路100中使用时,NPN晶体管Ql被暴露于损坏NPN晶体管Ql的高的集电极发射极过压。
[0019]图2图示根据一个实施例的输入/输出(1)电路200的框图。1电路200包括电压导轨发生器电路210。电压导轨发生器电路210由电源电压VCC供电并接收参考电压Vref。BJT缓冲电路220耦合到电压导轨发生器电路210。焊盘240耦合到BJT缓冲电路220。BJT缓冲电路220包括上拉电路222。上拉电路222耦合到电压导轨发生器电路210。下拉电路224耦合到上拉电路222。焊盘240耦合到上拉电路222和下拉电路224。第一电荷注入电路226和第一基极电流源电路228耦合到上拉电路222。第一电荷注入电路226和第一基极电流源电路228由输入信号Vin驱动。第一电荷注入电路226也接收内核电源VDD0输入信号Vin具有等于内核电源VDD的摆幅。第二电荷注入电路232和第二基极电流源电路230耦合到下拉电路224。第二电荷注入电路232和第二基极电流源电路230接收输入信号Vin和内核电源VDD。在以下段落中借助图3解释1电路200的操作。
[0020]图3图示根据一个实施例的输入/输出(1)电路300的示意图。输入/输出(1)电路300在连接和操作上相似于输入/输出(1)电路200。1电路300是实施1电路200的许多方式中的一种。1电路300由电源电压VCC供电。在一个实施例中,电源电压VCC等于5伏。1电路300也接收输入信号Vin和参考电压Vref。1电路300包括电压导轨发生器电路310。电压导轨发生器电路310由电源电压VCC供电并接收参考电压Vref。电压导轨发生器电路310包括均经布置接收电源电压VCC的第一电阻器Rl和第二电阻器R2。第一电阻器Rl耦合到节点nl。第一二极管Dl耦合到节点nl。节点nl是第一二极管Dl的输入端子。因此,第一电阻器Rl耦合到第一二极管Dl的输入端子。第一 PNP晶体管Ql耦合到第一二极管Dl的输出端子。第一 PNP晶体管Ql在第一 PNP晶体管Ql的基极端子处接收参考电压Vref。多个二极管(例如二极管D2、D3)耦合到第一 PNP晶体管Ql的集电极端子。第一 NPN晶体管Qll耦合到节点nl或第一二极管Dl的输入端子。第二电阻器R2耦合到第一 NPN晶体管Qll的集电极端子。第一 NPN晶体管Qll的发射极端子耦合至IJ BJT缓冲电路320。
[0021]BJT缓冲电路320耦合到电压导轨发生器电路310。焊盘340耦合到BJT缓冲电路320。BJT缓冲电路320包括上拉电路322、下拉电路324、第一电荷注入电路326、第一基极电流源电路328、第二电荷注入电路332和第二基极电流源电路330。上拉电路322包括第二 PNP晶体管Q2。上拉电路322耦合到电压导轨发生器电路310。第一电荷注入电路326和第一基极电流源电路328耦合到上拉电路322。第一电荷注入电路326和第一基极电流源电路328接收输入信号Vin。第一电荷注入电路326也接收内核电源VDD。在电压导轨发生器电路310中,第二 PNP晶体管Q2的发射极端子耦合到第一 NPN晶体管Qll的发射极端子。第二 PNP晶体管Q2在发射极端子处接收电压导轨电源。第二 PNP晶体管Q2的基极端子耦合到第一基极电流源电路328和第一电荷注入电路326。电阻器R3耦合在第二 PNP晶体管Q2的发射极端子和第二 PNP晶体管Q2的基极端子之间。第二 PNP晶体管Q2的集电极端子耦合到阻塞二极管BD的输入端子。阻塞二极管BD耦合在上拉电路322和下拉电路324之间。
[0022]第一电荷注入电路326包括P沟道MOSFET M5、η沟道MOSFET Μ6和电容器Cl。P沟道MOSFET (金属氧化物半导体场效应晶体管)Μ5接收内核电源VDD。输入信号Vin具有等于内核电源VDD的摆幅。η沟道MOSFET Μ6耦合到ρ沟道MOSFET Μ5。ρ沟道MOSFETΜ5的栅极端子和η沟道MOSFET M6的栅极端子接收输入信号Vin。ρ沟道MOSFET M5的漏极端子和η沟道MOSFET Μ6的漏极端子共享共用节点η3。电容器Cl耦合到节点η3。电容器Cl耦合到第二 PNP晶体管Q2的基极端子。第一基极电流源电路328包括漏极扩展NMOS (DENMOS)Μ7,其经配置在漏极扩展NMOS Μ7的栅极端子处接收输入信号Vin。漏极扩展NMOS M7的漏极端子耦合到第二 PNP晶体管Q2的基极端子。在一个实施例中,漏极扩展NMOS M7是η沟道MOSFET。漏极扩展NMOS M7的源极端子耦合到地端子335。在一个实施例中,电阻器耦合在漏极扩展NMOS M7的源极端子和地端子335之间。
[0023]阻塞二极管BD耦合在上拉电路322和下拉电路324之间。下拉电路324包括第二 NPN晶体管Q22。第二 NPN晶体管Q22的集电极端子耦合到阻塞二极管BD的输出端子。焊盘340耦合到阻塞二极管BD的输出端子。第二 NPN晶体管Q22的基极端子耦合到第二基极电流源电路330和第二电荷注入电路332。第二 NPN晶体管Q22的发射极端子耦合到地端子335。
[0024]第二电荷注入电路332包括ρ沟道MOSFET M3、n沟道MOSFET M4和电容器C2。ρ沟道MOSFET (金属氧化物半导体场效应晶体管)Μ3接收内核电源VDD。η沟道MOSFET Μ4耦合到P沟道MOSFET M3。ρ沟道MOSFET M3的栅极端子和η沟道MOSFET Μ4的栅极端子接收输入信号Vin。ρ沟道MOSFET M3的漏极端子和η沟道MOSFET Μ4的漏极端子共享共用节点η4。电容器C2耦合到节点η4。电容器C2耦合到第二 NPN晶体管Q22的基极端子。
[0025]第二基极电流源电路330包括经配置接收内核电源VDD的ρ沟道MOSFET (金属氧化物半导体场效应晶体管沟道MOSFET M2耦合到ρ沟道MOSFET Ml。ρ沟道MOSFETMl的栅极端子和η沟道MOSFET M2的栅极端子经配置接收输入信号Vin。ρ沟道MOSFET Ml的漏极端子和η沟道MOSFET M2的漏极端子耦合到第二 NPN晶体管Q22的基极端子。
[0026]现在解释图3中图示的输入/输出(1)电路300的操作。在一个实施例中,电源电压VCC等于5V并且输入信号Vin从OV到1.8V摆动。参考电压Vref可以为1.8V、2.5V或3.3V(取决于发送信号模式)。在一个实施例中,P沟道MOSFET和η沟道MOSFET是1.8伏器件,而第一 PNP晶体管Q1、第一 NPN晶体管Ql1、第二 PNP晶体管Q2和第二 NPN晶体管Q22是3V器件。电流流过电阻器R1、第一二极管Dl和第一 PNP晶体管Q1。如果在1电路300中每个双极晶体管的基极-发射极结两端的压降为Vbe,并且第一二极管Dl两端的压降为Vdl,则在节点nl处产生的电压等于(Vnl = Vref+Vbe+Vdl)。Vnl为在节点nl处产生的电压。在第一 NPN晶体管Qll的发射极端子处产生的电压导轨电源Vrail由以下公式给出:
[0027]Vrail = Vnl-Vbe(4)
[0028]Vrail = Vref+Vdl(5)
[0029]因此,电压导轨发生器电路310接收参考电压Vref并生成电压导轨电源Vrail。当参考电压Vref为1.8V、2.5V或3.3V时,生成的对应Vrail为2.5V、3.3V或4V(假设第一二极管Dl两端的压降(Vdl)为0.7V)。第一 NPN晶体管Qll采用通过基极端子的小电流,生成通过Vrail的大电流。多个二极管D2和D3限制第一 PNP晶体管Ql的发射极-集电极端子两端的压降。
[0030]在上拉期间,即当输入信号Vin从逻辑低转变到逻辑高时,第二 PNP晶体管Q2激活而第二 NPN晶体管Q22无效。当输入信号Vin从逻辑低转变到逻辑高时,第一电荷注入电路326在第二 PNP晶体管Q2中注入电流以激活第二 PNP晶体管Q2。当输入信号Vin从逻辑低转变到逻辑高时,P沟道MOSFET M5无效而η沟道MOSFET Μ6激活,使得节点η3从逻辑高转变到逻辑低。电容器Cl将在节点η3处的该转变耦合到第二 PNP晶体管Q2的基极端子,由此提供突发电流以激活第二 PNP晶体管Q2。电容器Cl帮助第二 PNP晶体管Q2的寄生电容的快速充电/放电。第一基极电流源电路328提供电流以保持第二 PNP晶体管Q2在由第一电荷注入电路326激活后是激活的。由第一基极电流源电路328提供的电流是维持第二 PNP晶体管Q2激活所需的小的静电流。第一基极电流源电路328包括漏极扩展NMOS(DENMOS)Μ7。因为常规NMOS不能忍受第二 PNP晶体管Q2的基极端子处的高电压,所以常规NMOS不用在第一基极电流源电路328中。在一个实施例中,耦合到DENMOS Μ7的源极端子的电阻器用来控制提供至第二 PNP晶体管Q2的基极端子的电流。然而,DENMOS Μ7是慢速器件,并且当器件在10MHz的频率范围工作时不能以快速速率激活/无效第二 PNP晶体管Q2。电阻器300也不能以快速速率无效第二 PNP晶体管Q2。当器件在10MHz的频率范围工作时,第一电荷注入电路326负责以快速速率激活/无效第二 PNP晶体管Q2。
[0031]并且,在上拉期间,当输入信号Vin从逻辑低转变到逻辑高时,P沟道MOSFET Ml无效而η沟道MOSFET M2激活。因此,第二 NPN晶体管Q22的基极端子通过η沟道MOSFETM2连接到地端子335。因此,在上拉期间,第二 PNP晶体管Q2激活而第二 NPN晶体管Q22无效。焊盘340充电到电压导轨电源Vrail减去阻塞二极管BD两端的压降。在没有阻塞二极管BD的情况下,焊盘340充电到电压导轨电源VraiI。
[0032]在下拉期间,即当输入信号Vin从逻辑高转变到逻辑低时,第二 PNP晶体管Q2无效而第二 NPN晶体管Q22激活。当Vin从逻辑高转变到逻辑低时,第一电荷注入电路326将该电压转变耦合到第二 PNP晶体管Q2的基极端子,导致第二 PNP晶体管Q2无效。此后,电阻器R3将第二 PNP晶体管Q2的基极端子和发射极端子短接,因此将第二 PNP晶体管Q2维持在无效状态。
[0033]当输入信号Vin从逻辑高转变到逻辑低时,第二电荷注入电路332在第二 NPN晶体管Q22中注入电流以激活第二 NPN晶体管Q22。当输入信号Vin从逻辑高转变到逻辑低时,P沟道MOSFET M3激活而η沟道MOSFET Μ4无效,使得节点η4从逻辑低转变到逻辑高。电容器C2将在节点η4处将该转变耦合到第二 NPN晶体管Q22的基极端子,由此提供突发电流以激活第二 NPN晶体管Q22。电容器C2帮助NPN晶体管Q22的寄生电容的快速充电/放电。第二基极电流源电路330提供电流以保持第二 NPN晶体管Q22在由第二电荷注入电路332激活后是激活的。第二基极电流源电路330提供的电流是维持第二 NPN晶体管Q22激活所需的小的静电流。在没有第二电荷注入电路332的情况下,第二 NPN晶体管Q22需要大得多的静电流,因此影响1电路300的功率需求。同样,当第二 NPN晶体管Q22在硬饱和条件时,小的静电流帮助消除闭锁风险。当输入信号Vin在逻辑低时,η沟道MOSFETMl激活而P沟道MOSFET Μ4无效。连续电流通过Ml提供给第二 NPN晶体管Q22的基极端子。因此,在下拉期间,第二 PNP晶体管Q2无效而第二 NPN晶体管Q22激活。焊盘340通过第二 NPN晶体管Q22放电到地电压(在地端子335处的电压)。
[0034]注意,将1电路330分成电压导轨发生器电路310和BJT缓冲电路320允许将电源电压VCC在Q11、Q2和Q22之间分配。这防止任何单个器件暴露于能够具有约5V的电源电压VCC。这确保1电路330中所有器件均在安全操作区中。在一个实施例中,VCC等于5伏,并且确保所有双极晶体管(01、011、02和022)两端的最大电压低于3.3V。
[0035]在接收模式、测试模式或当1电路300不驱动焊盘340上的信号时的模式(三态模式)期间,在焊盘340处的高电压能够损坏1电路300。在一个实施例中,高于3.3V的电压被认为是高电压。在一个实施例中,高于第二 PNP晶体管Q2和第二 NPN晶体管Q22的电压规格的电压被认为是高电压。当焊盘340在高电压时,η沟道MOSFET M2将第二 NPN晶体管Q22的基极端子和发射极端子短接,因此保护其免于过应力。在焊盘340处的高电压状况期间,反向饱和电流的热载流子倍增在第二 NPN晶体管Q22的集电极-基极结开始。然而,通过η沟道MOSFET M2将该反向饱和电流旁路到地端子335。该布置防止第二 NPN晶体管Q22的基极-发射极结的正向偏置,因此消除对将是雪崩式倍增的部分的高的正向偏置电流。这允许第二 NPN晶体管Q22承受比BVECO额定值(具有基极开路额定值的集电极-发射极结的击穿电压)高得多的电压。阻塞二极管BD保护1电路300的顶部部。在焊盘340处的高电压将阻塞二极管BD反向偏置。在阻塞二极管BD不存在的情况下,在焊盘340处的高电压将第二 PNP晶体管Q2的集电极-基极结正偏,导致漏泄电流通过焊盘340到达第二 PNP晶体管Q2。在一个实施例中,阻塞二极管BD使用NPN晶体管并耦合NPN晶体管的基极和发射极端子来构造。
[0036]1电路300能够在低电压BiCMOS工艺(例如,3.3V BiCMOS工艺)中高电压发送信号。1电路300也能够承受焊盘340处的高电压应力。由于低电压BiCMOS工艺不支持高电压MOS器件(例如3.3/2.5V MOS晶体管),因此1电路300利用双极器件克服低电压BiCMOS工艺的缺点。这使得1电路300能够用于低电压BiCMOS工艺而不使用高电压MOS晶体管的额外掩模组(mask-set),由此显著降低成本。另外,1电路300使用电源电压工作并且不需要独立的1供电。在一个实施例中,1电路300在5V电源电压上工作并且不需要LDO(线性压差,linear drop-out)调节器生成小于5V的独立的1电源。1电路300也支持多电压发送信号。在一个实施例中,1电路300支持1.8/2.5/3.3发送信号模式,并能够在10MHz范围内的高频下工作。
[0037]图4图示根据一个实施例的计算装置。计算装置400是服务器群、具有硬盘驱动器、录像机、机顶盒、移动通信装置(例如移动电话、个人数字助理、个人计算机,或任何其他类型的电子系统),或是结合到这些装置中的集成电路。
[0038]在一些实施例中,计算装置400能够是如下项中的一个,但不限于:微控制器、微处理器或片上系统(SoC),其包括处理单元412 (例如CPU (中央处理单元))、存储器模块414(例如随机存取存储器(RAM))和测试器410。处理单元412能够是,例如CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)或数字信号处理器(DSP)。存储器模块414 (其能够是例如RAM、闪存存储器或磁盘存储器等的存储器)存储一个或更多个软件应用程序430 (例如嵌入式应用程序),当由处理单元412执行时,该软件应用程序430执行与计算装置400关联的任何合适功能。测试器410包括支持执行软件应用程序430的计算装置400的测试和调试的逻辑。例如,测试仪410可用来模拟计算装置400的有缺陷或不可用的组件(一个或多个),以允许验证实际存在于计算装置400上的组件(一个或更多个)如何在各种状况下执行(例如,组件(一个或更多个)如何与软件应用程序430交互)。以这种方式,软件应用程序430能够在类似后期生产操作的环境中调试。
[0039]处理单元412通常包括存储并使用从存储器模块414频繁存取的信息的缓存_存储器和逻辑,并负责计算装置400的整个功能。计算装置400包括多个逻辑电路415。多个逻辑电路415中的至少一个逻辑电路包括1电路416。1电路416充当计算装置400和外部世界之间的接口。1电路416在连接和操作上类似于1电路300。1电路416能够在低电压BiCMOS工艺(例如3.3V BiCMOS工艺)中高电压发送信号。1电路416也能够承受焊盘处的高电压过应力。由于低电压BiCMOS工艺不支持高电压MOS器件(例如3.3/2.5VMOS晶体管),因此1电路416利用双极器件克服低电压BiCMOS工艺的缺点。这使得1电路416能够用于低电压BiCMOS工艺而不对高电压MOS晶体管使用额外掩模组,由此显著降低了成本。另外,1电路416使用电源电压工作并且不需要独立的1电源。在一个实施例中,1电路416在5V电源电压上工作并且不需要LDO调节器生成小于5V的独立的1电源。1电路416也支持多电压发送信号。在一个实施例中,1电路416支持1.8/2.5/3.3发送信号模式,并能够在10MHz范围内的高频下工作。
[0040]在前述讨论中,术语“连接的”意为至少在所连接的器件之间的直接电气连接或是通过一个或多个无源中间器件的间接连接。术语“电路”意为至少单一组件或是连接在一起以提供希望功能的多个无源或有源组件。术语“信号”意为至少一个电流、电压、电荷、数据或其他信号。同样,术语“连接到”或“与……连接”(等等)旨在描述间接或直接的电气连接。因此,如果第一器件耦合到第二器件,则该连接能够通过直接电气连接,或通过经由其他器件和连接的间接电气连接。进一步地,术语“逻辑高”一般旨在描述逻辑状态“I”的信号,并且术语“逻辑低” 一般旨在描述逻辑状态“O”的信号。同样,术语“断开状态”或“关断”或“已关断”用来描述器件、组件或信号的停用。术语“接通”描述器件、组件或信号的激活。
[0041]应当注意,整个说明书对特征、优点的参考或相似语言不隐含所有特征和优点应该是或处在任何单一的实施例中。相反,涉及特征和优点的语言应理解成意思是关于实施例而描述的具体特征、优点或特性包括在本公开的至少一个实施例中。因此,整个说明书的特征和优点的讨论以及相似语言可以,但不必须,涉及相同的实施例。
[0042]进一步地,本公开的所描述特征、优点和特性可以任何合适方式组合在一个或多个实施例中。相关领域的技术人员将明白,本公开可在没有特定实施例的具体特征或优点中的一个或多个的情况下实践。在其他实例中,可在不存在于本公开的所有实施例中的某些实施例中明白额外的特征和优点。
[0043]本领域的技术人员将理解,如上讨论的本公开可以不同的顺序的步骤和/或操作实践,和/或利用与所公开配置不同的配置中的硬件元件实践。因此,尽管本公开基于这些优选实施例而被描述,但应认识到某些修改、变化和可替换的构造是显而易见的,并且正好在本公开的精神和保护范围内。因此,为了确定本公开的边界和界限,应参考所附的权利要求。
【权利要求】
1.一种输入/输出电路,即1电路,包括: 电压导轨发生器电路,其经配置接收参考电压并且经配置生成电压导轨电源; BJT缓冲电路,即双极结型晶体管缓冲电路,其耦合到所述电压导轨发生器电路和焊盘,其中所述BJT缓冲电路进一步包括: 上拉电路,其经配置接收所述电压导轨电源;和 下拉电路,其耦合到所述上拉电路,其中所述焊盘耦合到所述上拉电路和所述下拉电路。
2.根据权利要求1所述的1电路,其中所述BJT缓冲电路进一步包括: 第一基极电流源电路,其耦合到所述上拉电路并且经配置接收输入信号; 第二基极电流源电路,其耦合到所述下拉电路并且经配置接收所述输入信号和内核电源; 第一电荷注入电路,其耦合到所述上拉电路并且经配置接收所述输入信号和所述内核电源; 第二电荷注入电路,其耦合到所述下拉电路并且经配置接收所述输入信号和所述内核电源;以及 阻塞二极管,其耦合在所述上拉电路和所述下拉电路之间。
3.根据权利要求1所述的1电路,其中所述电压导轨发生器电路进一步包括: 第一电阻器和第二电阻器,其经配置接收电源电压; 第一二极管的输入端子,其耦合到所述第一电阻器; 第一 PNP晶体管,其经配置接收所述参考电压,其中所述第一二极管的输出端子耦合到第一 PNP晶体管的发射极端子; 多个二极管,其耦合到所述第一 PNP晶体管的集电极端子;以及第一 NPN晶体管,其耦合到所述第一二极管的所述输入端子,其中所述第二电阻器耦合到第一 NPN晶体管的集电极端子,并且所述电压导轨电源在所述第一 NPN晶体管的发射极端子处产生。
4.根据权利要求1所述的1电路,其中所述上拉电路包括第二PNP晶体管,并且所述下拉电路包括第二 NPN晶体管。
5.根据权利要求1所述的1电路,进一步包括: 第二 PNP晶体管的发射极端子,其经配置接收所述电压导轨电源; 所述第二 PNP晶体管的基极端子,其耦合到所述第一基极电流源电路和所述第一电荷注入电路; 电阻器,其耦合在所述第二 PNP晶体管的所述发射极端子和所述第二 PNP晶体管的所述基极端子之间;以及 集电极端子,其耦合到所述阻塞二极管的输入端子。
6.根据权利要求1所述的1电路,进一步包括: 第二 NPN晶体管的集电极端子,其耦合到所述阻塞二极管的输出端子; 所述第二 NPN晶体管的基极端子,其耦合到第二基极电流源电路和所述第二电荷注入电路;以及 所述第二 NPN晶体管的发射极端子,其耦合到地端子。
7.根据权利要求1所述的1电路,其中所述焊盘耦合到所述阻塞二极管的所述输出端子。
8.根据权利要求1所述的1电路,其中所述第一电荷注入电路和所述第二电荷注入电路包括: P沟道M0SFET,即P沟道金属氧化物半导体场效应晶体管,其经配置接收内核电源;η沟道M0SFET,其耦合到所述P沟道M0SFET,其中所述ρ沟道MOSFET的栅极端子和所述η沟道MOSFET的栅极端子经配置接收所述输入信号;以及 电容器,其耦合到所述ρ沟道MOSFET的漏极端子和所述η沟道MOSFET的漏极端子。
9.根据权利要求8所述的1电路,其中所述第一电荷注入电路中的所述电容器耦合到所述第二 PNP晶体管的所述基极端子,并且所述第二电荷注入电路中的所述电容器耦合到所述第二 NPN晶体管的所述基极端子。
10.根据权利要求1所述的1电路,其中所述第一基极电流源电路包括漏极扩展?OS,其经配置接收所述输入信号,其中所述漏极扩展NMOS的漏极端子耦合到所述第二PNP晶体管的所述基极端子。
11.根据权利要求1所述的1电路,其中所述第二基极电流源电路包括 P沟道M0SFET,即金属氧化物半导体场效应晶体管,其经配置接收内核电源;以及 η沟道M0SFET,其耦合到所述ρ沟道M0SFET,其中: 所述P沟道MOSFET的栅极端子和所述η沟道MOSFET的栅极端子经配置接收所述输入信号;以及 所述P沟道MOSFET的漏极端子和所述η沟道MOSFET的漏极端子耦合到所述第二 NPN晶体管的所述基极端子。
12.根据权利要求1所述的1电路,其中ρ沟道MOSFET和η沟道MOSFET为1.8伏器件,并且第一 PNP晶体管、第一 NPN晶体管、第二 PNP晶体管和第二 NPN晶体管为3.3V器件。
13.—种方法,包括: 根据参考电压生成电压导轨电源; 当输入信号从逻辑低转变到逻辑高时,在第二 PNP晶体管中注入电流以激活第二 PNP晶体管; 将焊盘充电到电压导轨电源; 当所述输入信号从逻辑高转变到逻辑低时,在第二 NPN晶体管中注入电流以激活所述第二 NPN晶体管;以及 将所述焊盘放电到地电压。
14.根据权利要求13所述的方法,进一步包括配置漏极扩展NMOS以在所述第二PNP晶体管激活后向所述第二 PNP晶体管提供电流,其中所述漏极扩展NMOS经配置接收所述输入信号。
15.根据权利要求13所述的方法,进一步包括配置第二基极电流源电路以在所述第二NPN晶体管激活后向所述第二 NPN晶体管提供电流,其中所述第二基极电流源电路包括: P沟道M0SFET,即P沟道金属氧化物半导体场效应晶体管,其经配置接收内核电源;以及 η沟道M0SFET,其耦合到所述ρ沟道M0SFET,其中: 所述P沟道MOSFET的栅极端子和所述η沟道MOSFET的栅极端子经配置接收所述输入信号;以及 所述P沟道MOSFET的漏极端子和所述η沟道MOSFET的漏极端子耦合到所述第二 NPN晶体管的基极端子。
16.根据权利要求13所述的方法,进一步包括当所述焊盘的电压高于所述第二PNP晶体管和所述第二 NPN晶体管的电压规格时,通过在所述第二 PNP晶体管和所述第二 NPN晶体管之间耦合的阻塞二极管阻塞来自所述第二 PNP晶体管的漏泄电流。
17.根据权利要求13所述的方法,进一步包括通过所述η沟道MOSFET将所述第二NPN晶体管的所述基极端子耦合到所述地端子,使得当所述焊盘的电压高于所述第二 PNP晶体管和所述第二 NPN晶体管的电压规格时,所述第二 NPN晶体管中生成的过多电流转到所述地端子,由此减小所述第二 NPN晶体管上的应力。
18.一种计算装置,包括: 处理单元; 存储器模块,其耦合到所述处理单元;以及 多个逻辑电路,其耦合到所述处理单元和所述存储器模块;以及 1电路,其耦合到所述多个逻辑电路中的至少一个逻辑电路,所述1电路包括: 电压导轨发生器电路,其经配置接收参考电压并经配置生成电压导轨电源; BJT缓冲电路,即双极结型晶体管缓冲电路,其耦合到所述电压导轨发生器电路和焊盘,其中所述BJT缓冲电路进一步包括: 第二 PNP晶体管,其经配置接收所述电压导轨电源; 第二 NPN晶体管,其耦合到所述第二 PNP晶体管,其中所述焊盘耦合到所述第二 PNP晶体管和所述第二 NPN晶体管; 第一基极电流源电路和第一电荷注入电路,其耦合到所述第二 PNP晶体管,其中所述第一基极电流源电路和所述第一电荷注入电路经配置接收输入信号; 第二基极电流源电路和第二电荷注入电路,其耦合到所述第二 NPN晶体管,其中所述第二基极电流源电路和所述第二电荷注入电路经配置接收所述输入信号;以及阻塞二极管,其耦合在所述第二 PNP晶体管和所述第二 NPN晶体管之间。
19.根据权利要求18所述的计算装置,其中所述电压导轨发生器电路进一步包括: 第一电阻器和第二电阻器,其经配置接收所述电源电压; 第一二极管的输入端子,其耦合到所述第一电阻器; 第一 PNP晶体管,其经配置接收所述参考电压,其中所述第一二极管的输出端子耦合到所述第一 PNP晶体管的发射极端子; 多个二极管,其耦合到所述第一 PNP晶体管的集电极端子;以及第一 NPN晶体管,其耦合到所述第一二极管的输入端子,其中所述第二电阻器耦合到所述第一 NPN晶体管的集电极端子,并且所述电压导轨电源在所述第一 NPN晶体管的发射极端子处产生。
20.根据权利要求18所述的计算装置,其中所述第一电荷注入电路和所述第二电荷注入电路包括: P沟道M0SFET,即金属氧化物半导体场效应晶体管,其经配置接收内核电源; η沟道MOSFET,其耦合到所述ρ沟道M0SFET,其中所述ρ沟道MOSFET的栅极端子和所述η沟道MOSFET的栅极端子经配置接收所述输入信号;以及 电容器,其耦合到所述P沟道MOSFET的漏极端子和所述η沟道MOSFET的漏极端子,其中在所述第一电荷注入电路中的所述电容器耦合到所述第二 PNP晶体管的所述基极端子,并且在所述第二电荷注入电路中的所述电容器耦合到所述第二 NPN晶体管的所述基极端子。
21.根据权利要求18所述的计算装置,其中: 所述第一基极电流源电路包括漏极扩展NM0S,其经配置接收所述输入信号,其中所述漏极扩展NMOS的漏极端子耦合到所述第二 PNP晶体管的所述基极端子;以及所述第二基极电流源电路包括: P沟道M0SFET,即金属氧化物半导体场效应晶体管,其经配置接收内核电源;以及 η沟道M0SFET,其耦合到所述ρ沟道M0SFET,其中: 所述P沟道MOSFET的栅极端子和所述η沟道MOSFET的栅极端子经配置接收所述输入信号;以及 所述P沟道MOSFET的漏极端子和所述η沟道MOSFET的漏极端子耦合到所述第二 NPN晶体管的所述基极端子。
【文档编号】H03K19/0185GK104518778SQ201410512541
【公开日】2015年4月15日 申请日期:2014年9月29日 优先权日:2013年10月1日
【发明者】S·达斯古普塔, D·M·拉贾戈帕 申请人:德克萨斯仪器股份有限公司
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