维持时间最佳化电路的制作方法

文档序号:7527248
维持时间最佳化电路的制作方法
【专利摘要】一种维持时间最佳化电路,该维持时间最佳化电路包括一校正电路和一延迟控制电路。延迟控制电路用于延迟一时脉信号一延迟时间,以产生一延迟时脉信号。校正电路用于根据一数据信号的转换边缘和延迟时脉信号的转换边缘来产生一校正脉冲信号。延迟控制电路的延迟时间根据校正脉冲信号进行最佳化。延迟时脉信号用于取样数据信号。本发明的维持时间最佳化电路几乎不会受制程、电压或是温度变异的影响,其可于不同环境中提供稳定的性能,且兼得改良数据取样程序的稳定度以及确保整体系统的操作速度等双重优势。
【专利说明】维持时间最佳化电路

【技术领域】
[0001]本发明关于一种维持时间最佳化电路,特别是关于维持时间最佳化电路和包括此电路的接收器。

【背景技术】
[0002]对数字电路而言,“维持时间(Hold-time) ”是指在一时脉事件发生后(例如:时脉事件可以指转换边缘,像是一时脉信号的上升边缘或下降边缘),一数据信号所须要维持在稳定态的最短时间。然而,设计者往往难以适当地设定维持时间。倘若维持时间不足,则数字电路在执行取样时,可能会在错误的数据周期中去撷取信号。反之,若是维持时间太长,则数字电路的设定时间和周期时间都会被拉长,对数字信号的速度亦会造成不利的影响。


【发明内容】

[0003]在较佳实施例中,本发明提供一种维持时间最佳化电路,包括:一延迟控制电路,将一时脉信号延迟一延迟时间,以产生一延迟时脉信号,其中该延迟时间根据一校正脉冲信号来进行调整;以及一校正电路,根据一数据信号的转换边缘和该延迟时脉信号的转换边缘来产生该校正脉冲信号;其中该延迟时脉信号用于取样该数据信号。
[0004]在一些实施例中,该数据信号包括一个位(bit),而该校正电路包括一干扰产生电路。在一些实施例中,该干扰产生电路包括:一上升边缘侦测器,根据该位的上升边缘来产生一第一侦测信号;一下降边缘侦测器,根据该位的下降边缘来产生一第二侦测信号;一第一与门,其中该第一与门具有一第一输入端、一第二输入端以及一输出端,该第一与门的该第一输入端用于接收该第一侦测信号,而该第一与门的该第二输入端用于接收该延迟时脉信号;一第二与门,其中该第二与门具有一第一输入端、一第二输入端以及一输出端,该第二与门的该第一输入端用于接收该第二侦测信号,而该第二与门的该第二输入端用于接收该延迟时脉信号;以及一第一或门,其中该第一或门具有一第一输入端、一第二输入端以及一输出端,该第一或门的该第一输入端I禹接至该第一与门的该输出端,该第一或门的该第二输入端耦接至该第二与门的该输出端,而该第一或门的该输出端用于输出该校正脉冲信号。在一些实施例中,该上升边缘侦测器包括:一第二反相器,其中该第二反相器具有一输入端和一输出端,而该第二反相器的该输入端用于接收该位;以及一第三与门,其中该第三与门具有一第一输入端、一第二输入端以及一输出端,该第三与门的该第一输入端用于接收该位,该第三与门的该第二输入端耦接至该第二反相器的该输出端,而该第三与门的该输出端用于输出该第一侦测信号。在一些实施例中,该下降边缘侦测器包括:一第三反相器,其中该第三反相器具有一输入端和一输出端,而该第三反相器的该输入端用于接收该位;以及一或非门,其中该或非门具有一第一输入端、一第二输入端以及一输出端,该或非门的该第一输入端用于接收该位,该或非门的该第二输入端耦接至该第三反相器的该输出端,而该或非门的该输出端用于输出该第二侦测信号。在一些实施例中,该数据信号包括多个位,而该校正电路包括多个干扰产生电路。在一些实施例中,每一所述干扰产生电路包括:一上升边缘侦测器,根据所述位之一的上升边缘来产生一第一侦测信号;一下降边缘侦测器,根据所述位之一的下降边缘来产生一第二侦测信号;一第一与门,其中该第一与门具有一第一输入端、一第二输入端以及一输出端,该第一与门的该第一输入端用于接收该第一侦测信号,而该第一与门的该第二输入端用于接收该延迟时脉信号;一第二与门,其中该第二与门具有一第一输入端、一第二输入端以及一输出端,该第二与门的该第一输入端用于接收该第二侦测信号,而该第二与门的该第二输入端用于接收该延迟时脉信号;以及一第一或门,其中该第一或门具有一第一输入端、一第二输入端以及一输出端,该第一或门的该第一输入端耦接至该第一与门的该输出端,而该第一或门的该第二输入端耦接至该第二与门的该输出端。在一些实施例中,该校正电路还包括一第二或门,该第二或门具有多个输入端和一输出端,该第二或门的所述输入端分别耦接至所述干扰产生电路的所有所述第一或门的所述输出端,而该第二或门的该输出端用于输出该校正脉冲信号。在一些实施例中,该上升边缘侦测器包括:一第二反相器,其中该第二反相器具有一输入端和一输出端,而该第二反相器的该输入端用于接收所述位之一;以及一第三与门,其中该第三与门具有一第一输入端、一第二输入端以及一输出端,该第三与门的该第一输入端用于接收所述位之一,该第三与门的该第二输入端I禹接至该第二反相器的该输出端,而该第三与门的该输出端用于输出该第一侦测信号。在一些实施例中,该下降边缘侦测器包括:一第三反相器,其中该第三反相器具有一输入端和一输出端,而该第三反相器的该输入端用于接收所述位之一;以及一或非门,其中该或非门具有一第一输入端、一第二输入端以及一输出端,该或非门的该第一输入端用于接收所述位之一,该或非门的该第二输入端耦接至该第三反相器的该输出端,而该或非门的该输出端用于输出该第二侦测信号。在一些实施例中,该延迟控制电路包括:一第一切换器,其中该第一切换器具有一第一端和一第二端,该第一切换器的该第一端耦接至一控制节点,而该第一切换器的该第二端耦接至一直流电压源;一第二切换器,其中该第二切换器具有一第一端和一第二端,该第二切换器的该第一端稱接至一电流源,而该第二切换器的该第二端耦接至该控制节点;一电容器,其中该电容器具有一第一端和一第二端,该电容器的该第一端耦接至该控制节点,而该电容器的该第二端耦接至一接地电位;以及一电压控制延迟电路,将该时脉信号延迟该延迟时间,并产生该延迟时脉信号,其中该延迟时间由该控制节点的一控制电位所决定。在一些实施例中,当该维持时间最佳化电路已经通电时,该第一切换器即由导通状态切换为断路状态并维持于断路状态,其中每次当该第二切换器接收到等于高逻辑电平的该校正脉冲信号时,该第二切换器即导通,而其中每次当该第二切换器接收到等于低逻辑电平的该校正脉冲信号时,该第二切换器即断开。在一些实施例中,若该控制电位上升,则该延迟时间将缩短。在一些实施例中,该延迟控制电路包括:一计数器,计数一数字,其中每次当该计数器接收到等于高逻辑电平的该校正脉冲信号时,该计数器即增加该数字;以及一数字控制延迟电路,将该时脉信号延迟该延迟时间,并产生该延迟时脉信号,其中该延迟时间由该数字所决定。在一些实施例中,若该数字上升,则该延迟时间将缩短。
[0005]在较佳实施例中,本发明还提供一种接收器,包括:一数据延迟电路、一维持时间最佳化电路以及一 D型触发器。该数据延迟电路将一数据信号作延迟,以产生一延迟数据信号。该维持时间最佳化电路,包括:一延迟控制电路,将一时脉信号延迟一延迟时间,以产生一延迟时脉信号,其中该延迟时间根据一校正脉冲信号来进行调整;以及一校正电路,根据该延迟数据信号的转换边缘和该延迟时脉信号的转换边缘来产生该校正脉冲信号。该D型触发器具有一数据端、一时脉端以及一输出端,该D型触发器的该数据端用于接收该延迟数据信号,该D型触发器的该时脉端用于接收该延迟时脉信号,而该D型触发器的该输出端用于输出一取样信号。
[0006]本发明的维持时间最佳化电路几乎不会受制程、电压或是温度变异的影响,其可于不同环境中提供稳定的性能,且兼得改良数据取样程序的稳定度以及确保整体系统的操作速度等双重优势。

【专利附图】

【附图说明】
[0007]图1显示根据本发明一实施例所述的维持时间最佳化电路的示意图。
[0008]图2A显示根据本发明一实施例所述的校正电路的示意图。
[0009]图2B显示根据本发明一实施例所述的干扰产生电路的示意图。
[0010]图3显示根据本发明一实施例所述的校正电路的示意图。
[0011]图4A显示根据本发明一实施例所述的延迟控制电路的示意图。
[0012]图4B显示根据本发明一实施例所述的控制电位和延迟时间的关系图。
[0013]图5A显示根据本发明一实施例所述的延迟控制电路的示意图。
[0014]图5B显示根据本发明一实施例所述的数字和延迟时间的关系图。
[0015]图6显示根据本发明一实施例所述的包括维持时间最佳化电路的接收器的示意图。
[0016]图7A显示根据本发明一实施例所述的接收器的信号波形图。
[0017]图7B显示根据本发明一实施例所述的接收器的信号波形图。
[0018]其中,附图中符号的简单说明如下:
[0019]100?维持时间最佳化电路;110、210、310?校正电路;170、470、570?延迟控制电路;220、221、229?干扰产生电路;231?上升边缘侦测器;232?下降边缘侦测器;241?第一反相器;242?第二反相器;243?第三反相器;251?第一与门;252?第二与门;261?第一或门;262?第二或门;263?或非门;471?第一切换器;472?第二切换器;473?电流源;474?直流电压源;475?电容器;476?电压控制延迟电路;571?计数器;576?数字控制延迟电路;600?接收器;682?数据延迟电路;684?D型触发器;CLK?时脉信号;CLKD?延迟时脉信号;CP?校正脉冲信号;DA?数据信号;DAD?延迟数据信号;DA-BO、DA-B1、DA-B9?位;NC?控制节点;SA?取样信号;TH?维持时间;VC?控制电位;VDD?工作电位;VSS?接地电位;τ?延迟时间。

【具体实施方式】
[0020]为让本发明的目的、特征和优点能更明显易懂,下文特举出本发明的具体实施例,并配合所附图式,作详细说明如下。
[0021]图1显示根据本发明一实施例所述的维持时间最佳化电路100的示意图。如图1所示,维持时间最佳化电路100至少包括一校正电路110和一延迟控制电路170。维持时间最佳化电路100可应用于一数字电路当中,例如:可取样数据的低功率数字集成电路。此数字电路的一数据信号DA和一时脉信号CLK可以施加给维持时间最佳化电路100。延迟控制电路170可将时脉信号CLK延迟一延迟时间τ,以产生一延迟时脉信号CLKD。换言之,时脉信号CLK和延迟时脉信号CLKD可具有相同波形,但不同相位。校正电路110可根据数据信号DA和延迟时脉信号CLKD来产生一校正脉冲信号CP。延迟控制电路170的延迟时间τ可根据校正脉冲信号CP来进行最佳化。通过采用负反馈路径,将可据以微调延迟时脉信号CLKD和数据信号DA之间的一维持时间。维持时间最佳化电路100的详细架构和操作方式将于之后的实施例中作说明。但必须先了解的是,以下实施例仅用于举例,其并非本发明的严格限制条件,本发明尚可以多种方式来实施。
[0022]图2Α显示根据本发明一实施例所述的校正电路210的示意图。在图2Α的实施例中,数据信号DA包括一个位DA-BO,而校正电路210包括一干扰产生电路220。干扰产生电路220用于侦测延迟时脉信号CLKD和位DA-BO之间的时序关系,致使校正电路210可据以产生校正脉冲信号CP。更详细而言,校正脉冲信号CP根据前述的时序关系,来指示延迟时脉信号CLKD和数据信号DA之间是否存在不适当的维持时间。举例而言,若维持时间不足,则校正脉冲信号CP可以上升至高逻辑电平,反之,若维持时间充足,则校正脉冲信号CP可以保持在低逻辑电平。
[0023]图2Β显示根据本发明一实施例所述的干扰产生电路220的示意图,其中,数据信号DA于延迟时脉信号CLKD的上升边缘被取样。在图2Β的实施例中,干扰产生电路220包括:一上升边缘侦测器231、一下降边缘侦测器232、一第一反相器(Inverter) 241、一第一与门(AND Gate) 251、第二与门252以及一第一或门(OR Gate) 261。上升边缘侦测器231可侦测数据信号DA由低逻辑至高逻辑的转换,并可根据位DA-BO来产生一第一侦测信号SDl。下降边缘侦测器232可侦测数据信号DA由高逻辑至低逻辑的转换,并可根据位DA-BO来产生一第二侦测信号SD2。第一反相器241具有一输入端和一输出端,其中第一反相器241的输入端用于接收延迟时脉信号CLKD。第一与门251具有一第一输入端、一第二输入端以及一输出端,其中第一与门251的第一输入端用于接收第一侦测信号SD1,而第一与门251的第二输入端I禹接至第一反相器241的输出端。第二与门252具有一第一输入端、一第二输入端以及一输出端,第二与门252的第一输入端用于接收第二侦测信号SD2,而第二与门252的第二输入端I禹接至第一反相器241的输出端。第一或门261具有一第一输入端、一第二输入端以及一输出端,其中第一或门261的第一输入端I禹接至第一与门251的输出端,第一或门261的第二输入端I禹接至第二与门252的输出端,而第一或门261的输出端用于输出校正脉冲信号CP。在一些实施例中,上升边缘侦测器231包括一第二反相器242和一第三与门253。第二反相器242具有一输入端和一输出端,其中第二反相器242的输入端用于接收位DA-ΒΟ。第三与门253具有一第一输入端、一第二输入端以及一输出端,其中第三与门253的第一输入端用于接收位DA-B0,第三与门253的第二输入端耦接至第二反相器242的输出端,而第三与门253的输出端用于输出第一侦测信号SDl。在一些实施例中,下降边缘侦测器232包括一第三反相器243和一或非门(NOR Gate) 263。第三反相器243具有一输入端和一输出端,其中第三反相器243的输入端用于接收位DA-ΒΟ。或非门263具有一第一输入端、一第二输入端以及一输出端,其中或非门263的第一输入端用于接收位DA-B0,或非门263的第二输入端I禹接至第三反相器243的输出端,而或非门263的输出端用于输出第二侦测信号SD2。每次当位DA-BO产生一上升边缘时,第一侦测信号SDl即产生一高电平脉冲,其脉冲宽度由第二反相器242所造成的电路延迟时间来决定。相似地,每次当位DA-BO产生一下降边缘时,第二侦测信号SD2即产生一高电平脉冲,其脉冲宽度由第三反相器243所造成的电路延迟时间来决定。当位DA-BO的上升边缘和延迟时脉信号CLKD的上升边缘之间有差异时,第一与门251即输出一高电平脉冲。当位DA-BO的下降边缘和延迟时脉信号CLKD的上升边缘之间有差异时,第二与门252即输出一高电平脉冲。因此,当延迟时脉信号CLKD的上升边缘落后于位DA-BO的转换边缘时(转换边缘可以指上升边缘或是下降边缘),亦即,当维持时间不足时,校正脉冲信号CP为高逻辑电平。在另一些实施例中,当数据信号DA于延迟时脉信号CLKD的下降边缘被取样,此时,第一反相器241可以被省略掉,而第一与门251的第二输入端和第二与门252的第二输入端可用于直接接收延迟时脉信号CLKD。在图2A、2B的电路结构下,若延迟时脉信号CLKD和位DA-BO之间存有不适当的维持时间,则校正脉冲信号CP即会上升至高逻辑电平;反之,则校正脉冲信号CP将保持于低逻辑电平。通过监控来自校正电路210的校正脉冲信号CP,延迟控制电路170可以适当地微调适用于延迟时脉信号CLKD的延迟时间τ,从而达成维持时间长度的最佳化程序。
[0024]图3显示根据本发明一实施例所述的校正电路310的示意图。在图3的实施例中,数据信号DA包括多个位DA-BO、DA-Bl、…、DA-B9,而校正电路310包括多个干扰产生电路220、221、…、229。干扰产生电路220、221、…、229分别用于侦测延迟时脉信号CLKD和位DA-BO、DA-B1、…、DA-B9之间的时序关系,致使校正电路310可据以产生校正脉冲信号CP。每一干扰产生电路220、221、…、229皆具有与图2Β相似的电路结构,其规则为:位DA-BO和延迟时脉信号CLKD施加于干扰产生电路220,位DA-Bl和延迟时脉信号CLKD施加于干扰产生电路221,一JiDA-Bg和延迟时脉信号CLKD施加于干扰产生电路229 (依此类推)。图3与图2Α、2Β的实施例的主要区别在于,图3的校正电路310还包括一第二或门262。第二或门262具有多个输入端和一输出端,其中第二或门262的多个输入端分别耦接至干扰产生电路220、221、…、229的所有第一或门的各个输出端,而第二或门262的输出端用于输出校正脉冲信号CP。在图3的电路结构下,若延迟时脉信号CLKD和位DA-B0、DA-Bl、…、DA-B9的任一个之间存有不适当的维持时间(例如:维持时间不足),则校正脉冲信号CP即会上升至高逻辑电平;反之,则校正脉冲信号CP将维持于低逻辑电平。通过监控来自校正电路310的校正脉冲信号CP,延迟控制电路170可以适当地微调适用于延迟时脉信号CLKD的延迟时间τ,即使在有一个以上的数据位输入维持时间最佳化电路100的情况下,其亦能达成维持时间长度的最佳化程序。必须理解的是,图3虽然图示恰好十个干扰产生电路处理十个数据位,其仅为举例说明,在其他实施例中,校正电路可包括不同数目的干扰产生电路,以处理不同数目的数据位。图3的校正电路310的其余特征皆与图2Α、2Β的校正电路210相似,故此二实施例均可达成相似的操作效果。
[0025]图4Α显示根据本发明一实施例所述的延迟控制电路470的示意图。在图4Α的实施例中,延迟控制电路470包括:一第一切换器471、一第二切换器472、一电流源473、一直流电压源474、一电容器475以及一电压控制延迟(Voltage-controlled Delay, VO))电路476。电流源473的一电流输出端用于输出一电流。直流电压源474具有一正极和一负极,其中直流电压源474的负极耦接至一接地电位VSS (例如:0V)。第一切换器471具有一第一端和一第二端,其中第一切换器471的第一端稱接至一控制节点NC,而第一切换器471的第二端耦接至直流电压源474的正极。第二切换器472具有一第一端和一第二端,其中第二切换器472的第一端耦接至电流源473的电流输出端,而第二切换器472的第二端耦接至控制节点NC。电容器475具有一第一端和一第二端,其中电容器475的第一端耦接至控制节点NC,而电容器475的第二端耦接至接地电位VSS。电压控制延迟电路476可将时脉信号CLK延迟一延迟时间τ,并产生延迟时脉信号CLKD。电压控制延迟电路476可用本【技术领域】人员所知的各种常见的电压控制延迟电路来实施。电压控制延迟电路476的延迟时间τ可由控制节点NC的一控制电位VC所决定。控制电位VC还可由校正脉冲信号CP来进行调整。在一些实施例中,延迟控制电路470可以下列式进行操作。初始化时,第一切换器471可以是导通的,而直流电压源474可先将电容器475的控制电位VC充电至一初始值。当维持时间最佳化电路100已经通电(Powered on)时,第一切换器471即由导通状态切换为断路状态,并维持于断路状态。接着,第二切换器472可以选择性地耦接或不耦接电流源473的电流输出端至控制节点NC,以调整控制节点NC的控制电位VC。每次当第二切换器472接收到等于高逻辑电平的校正脉冲信号CP时,第二切换器472即导通,使得电容器475的控制电位VC因电流源473的充电而上升。反之,每次当第二切换器472接收到等于低逻辑电平的校正脉冲信号CP时,第二切换器472即断开,使得电容器475的控制电位VC维持不变。
[0026]图4B显示根据本发明一实施例所述的控制电位VC和延迟时间τ的关系图。大致而言,若控制电位VC上升,则延迟时间τ将会缩短。在一些实施例中,延迟时间τ和控制电位VC之间成严格反比关系(例如,τ XVC = kl,其中kl为一固定常数值),但亦不仅限于此。在一些实施例中,初始的维持时间设定为尽可能地短,而此维持时间将根据校正脉冲信号CP的指示而逐渐调整变长,最终达到最佳化的值。
[0027]图5A显示根据本发明一实施例所述的延迟控制电路570的示意图。在图5A的实施例中,延迟控制电路570包括:一计数器571和一数字控制延迟(Digital-controlledDelay,DCD)电路576。计数器571可计数一数字DN,其可由多个位来表示。数字控制延迟电路576可将时脉信号CLK延迟一延迟时间τ,并产生延迟时脉信号CLKD。数字控制延迟电路576可用本【技术领域】人员所知的各种常见的数字控制延迟电路来实施。数字控制延迟电路576的延迟时间τ由数字DN所决定。数字DN还可由校正脉冲信号CP来进行调整。在一些实施例中,延迟控制电路570可以下列式进行操作。每次当计数器571接收到等于高逻辑电平的校正脉冲信号CP时,计数器571即将数字DN增加I。反之,每次当计数器571接收到等于低逻辑电平的校正脉冲信号CP时,计数器571即维持数字DN不变。
[0028]图5Β显示根据本发明一实施例所述的数字DN和延迟时间τ的关系图。大致而言,若数字DN上升,则延迟时间τ将会缩短。在一些实施例中,延迟时间τ和数字DN之间成严格反比关系(例如,τ XDN = k2,其中k2为一固定常数值),但亦不仅限于此。在一些实施例中,初始的维持时间设定为尽可能地短,而此维持时间将根据校正脉冲信号CP的指示而逐渐调整变长,最终达到最佳化的值。
[0029]图6显示根据本发明一实施例所述的包括维持时间最佳化电路100的接收器600的示意图。在图6的实施例中,接收器600包括一数据延迟电路682、一维持时间最佳化电路100以及一 D型触发器(D type flip-flop) 684。数据延迟电路682可将一数据信号DA延迟一固定延迟时间,以产生一延迟数据信号DAD。如图1的实施例所述,维持时间最佳化电路100包括一校正电路110和一延迟控制电路170。延迟控制电路170可将一时脉信号CLK延迟一延迟时间τ,以产生一延迟时脉信号CLKD。校正电路110可根据延迟数据信号DAD和延迟时脉信号CLKD来产生一校正脉冲信号CP。D型触发器684具有一数据端、一时脉端以及一输出端,其中D型触发器684的数据端用于接收延迟数据信号DAD,D型触发器684的时脉端用于接收延迟时脉信号CLKD,而D型触发器684的输出端用于输出一取样信号SA。D型触发器684可以根据延迟时脉信号CLKD和延迟数据信号DAD执行一数据取样程序。举例而言,D型触发器684可于延迟时脉信号CLKD的每一上升边缘对数据信号DAD作取样动作。在图6的实施例中,延迟控制电路170的延迟时间τ根据校正脉冲信号CP作最佳化。通过采用负反馈路径,将可据以微调延迟时脉信号CLKD和延迟数据信号DAD之间的一维持时间。维持时间最佳化电路100的详细架构和操作方式几乎皆如同图1-5Β的实施例所述的,两者唯一差异在于,图6的实施例改用延迟数据信号DAD代替原先的数据信号DA来输入至维持时间最佳化电路100并进行操作。
[0030]图7Α显示根据本发明一实施例所述的接收器600的信号波形图。在图7Α的实施例中,在延迟时脉信号CLKD和延迟数据信号DAD之间的维持时间作适当调整之前,延迟时脉信号CLKD的上升边缘可能会对齐至延迟数据信号DAD的不正确的周期。举例而言,如图7Α所示,其维持时间为负值,亦即,每次在延迟时脉信号CLKD的上升边缘出现之前,延迟数据信号DAD就已改变其状态,这使得D型触发器684的取样信号SA会含有于错误时间点取样的错误数据。在此情况下,校正电路110的校正脉冲信号CP会包括许多高逻辑电平的区间,以指示目前的维持时间是不可接受的(例如:维持时间不足)。
[0031]图7Β显示根据本发明一实施例所述的接收器600的信号波形图。在图7Β的实施例中,在延迟时脉信号CLKD和延迟数据信号DAD之间的维持时间TH已经作适当调整之后,延迟时脉信号CLKD的上升边缘即可对齐至延迟数据信号DAD的正确周期内。举例而言,如图7Β所示,其调整后的维持时间TH为足够大小的正值,每次在延迟时脉信号CLKD的上升边缘出现之后且对应的维持时间TH届满时,延迟数据信号DAD方才改变其状态,这使得D型触发器684的取样信号SA仅包括于正确的取样数据。在此情况下,校正电路110的校正脉冲信号CP将会恒保持于低逻辑电平,以指示目前的维持时间是可接受的。
[0032]本发明的维持时间最佳化电路100可应用于多种数字电路,特别是数字转换模拟电路。本发明的维持时间最佳化电路100几乎不会受制程、电压或是温度变异的影响,其可于不同环境中提供稳定的性能。本发明可用于最佳化数字电路的维持时间长度,其可兼得改良数据取样程序的稳定度以及确保整体系统的操作速度等双重优势。
[0033]本发明可以仅包括图1至图7Β的任何一或多个实施例的任何一或多个特征。换言之,并非所有图示的特征都必须同时实施于本发明的维持时间最佳化电路和接收器当中。
[0034]在本说明书以及申请专利范围中的序数,例如“第一”、“第二”、“第三”等等,彼此之间并没有顺序上的先后关系,其仅用于标示区分两个具有相同名字的不同元件。
[0035]以上所述仅为本发明较佳实施例,然其并非用以限定本发明的范围,任何熟悉本项技术的人员,在不脱离本发明的精神和范围内,可在此基础上做进一步的改进和变化,因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【权利要求】
1.一种维持时间最佳化电路,其特征在于,包括: 一延迟控制电路,将一时脉信号延迟一延迟时间,以产生一延迟时脉信号,其中该延迟时间根据一校正脉冲信号来进行调整;以及 一校正电路,根据一数据信号的转换边缘和该延迟时脉信号的转换边缘来产生该校正脉冲信号; 其中该延迟时脉信号用于取样该数据信号。
2.根据权利要求1所述的维持时间最佳化电路,其特征在于,该数据信号包括一个位,而该校正电路包括一干扰产生电路。
3.根据权利要求2所述的维持时间最佳化电路,其特征在于,该干扰产生电路包括: 一上升边缘侦测器,根据该位的上升边缘来产生一第一侦测信号; 一下降边缘侦测器,根据该位的下降边缘来产生一第二侦测信号; 一第一与门,其中该第一与门具有一第一输入端、一第二输入端以及一输出端,该第一与门的该第一输入端用于接收该第一侦测信号,而该第一与门的该第二输入端用于接收该延迟时脉信号; 一第二与门,其中该第二与门具有一第一输入端、一第二输入端以及一输出端,该第二与门的该第一输入端用于接收该第二侦测信号,而该第二与门的该第二输入端用于接收该延迟时脉信号;以及 一第一或门,其中该第一或门具有一第一输入端、一第二输入端以及一输出端,该第一或门的该第一输入端耦接至该第一与门的该输出端,该第一或门的该第二输入端耦接至该第二与门的该输出端,而该第一或门的该输出端用于输出该校正脉冲信号。
4.根据权利要求3所述的维持时间最佳化电路,其特征在于,该上升边缘侦测器包括: 一第二反相器,其中该第二反相器具有一输入端和一输出端,而该第二反相器的该输入端用于接收该位;以及 一第三与门,其中该第三与门具有一第一输入端、一第二输入端以及一输出端,该第三与门的该第一输入端用于接收该位,该第三与门的该第二输入端耦接至该第二反相器的该输出端,而该第三与门的该输出端用于输出该第一侦测信号。
5.根据权利要求3所述的维持时间最佳化电路,其特征在于,该下降边缘侦测器包括: 一第三反相器,其中该第三反相器具有一输入端和一输出端,而该第三反相器的该输入端用于接收该位;以及 一或非门,其中该或非门具有一第一输入端、一第二输入端以及一输出端,该或非门的该第一输入端用于接收该位,该或非门的该第二输入端耦接至该第三反相器的该输出端,而该或非门的该输出端用于输出该第二侦测信号。
6.根据权利要求1所述的维持时间最佳化电路,其特征在于,该数据信号包括多个位,而该校正电路包括多个干扰产生电路。
7.根据权利要求6所述的维持时间最佳化电路,其特征在于,每一所述干扰产生电路包括: 一上升边缘侦测器,根据所述位之一的上升边缘来产生一第一侦测信号; 一下降边缘侦测器,根据所述位之一的下降边缘来产生一第二侦测信号; 一第一与门,其中该第一与门具有一第一输入端、一第二输入端以及一输出端,该第一与门的该第一输入端用于接收该第一侦测信号,而该第一与门的该第二输入端用于接收该延迟时脉信号; 一第二与门,其中该第二与门具有一第一输入端、一第二输入端以及一输出端,该第二与门的该第一输入端用于接收该第二侦测信号,而该第二与门的该第二输入端用于接收该延迟时脉信号;以及 一第一或门,其中该第一或门具有一第一输入端、一第二输入端以及一输出端,该第一或门的该第一输入端耦接至该第一与门的该输出端,而该第一或门的该第二输入端耦接至该第二与门的该输出端。
8.根据权利要求7所述的维持时间最佳化电路,其特征在于,该校正电路还包括一第二或门,该第二或门具有多个输入端和一输出端,该第二或门的所述输入端分别耦接至所述干扰产生电路的所有所述第一或门的所述输出端,而该第二或门的该输出端用于输出该校正脉冲信号。
9.根据权利要求7所述的维持时间最佳化电路,其特征在于,该上升边缘侦测器包括: 一第二反相器,其中该第二反相器具有一输入端和一输出端,而该第二反相器的该输入端用于接收所述位之一;以及 一第三与门,其中该第三与门具有一第一输入端、一第二输入端以及一输出端,该第三与门的该第一输入端用于接收所述位之一,该第三与门的该第二输入端耦接至该第二反相器的该输出端,而该第三与门的该输出端用于输出该第一侦测信号。
10.根据权利要求7所述的维持时间最佳化电路,其特征在于,该下降边缘侦测器包括: 一第三反相器,其中该第三反相器具有一输入端和一输出端,而该第三反相器的该输入端用于接收所述位之一;以及 一或非门,其中该或非门具有一第一输入端、一第二输入端以及一输出端,该或非门的该第一输入端用于接收所述位之一,该或非门的该第二输入端耦接至该第三反相器的该输出端,而该或非门的该输出端用于输出该第二侦测信号。
11.根据权利要求1所述的维持时间最佳化电路,其特征在于,该延迟控制电路包括: 一第一切换器,其中该第一切换器具有一第一端和一第二端,该第一切换器的该第一端耦接至一控制节点,而该第一切换器的该第二端耦接至一直流电压源; 一第二切换器,其中该第二切换器具有一第一端和一第二端,该第二切换器的该第一端耦接至一电流源,而该第二切换器的该第二端耦接至该控制节点; 一电容器,其中该电容器具有一第一端和一第二端,该电容器的该第一端稱接至该控制节点,而该电容器的该第二端稱接至一接地电位;以及 一电压控制延迟电路,将该时脉信号延迟该延迟时间,并产生该延迟时脉信号,其中该延迟时间由该控制节点的一控制电位所决定。
12.根据权利要求11所述的维持时间最佳化电路,其特征在于,当该维持时间最佳化电路已经通电时,该第一切换器即由导通状态切换为断路状态并维持于断路状态,其中每次当该第二切换器接收到等于高逻辑电平的该校正脉冲信号时,该第二切换器即导通,而其中每次当该第二切换器接收到等于低逻辑电平的该校正脉冲信号时,该第二切换器即断开。
13.根据权利要求12所述的维持时间最佳化电路,其特征在于,若该控制电位上升,则该延迟时间将缩短。
14.根据权利要求1所述的维持时间最佳化电路,其特征在于,该延迟控制电路包括: 一计数器,计数一数字,其中每次当该计数器接收到等于高逻辑电平的该校正脉冲信号时,该计数器即增加该数字;以及 一数字控制延迟电路,将该时脉信号延迟该延迟时间,并产生该延迟时脉信号,其中该延迟时间由该数字所决定。
15.根据权利要求14所述的维持时间最佳化电路,其特征在于,若该数字上升,则该延迟时间将缩短。
【文档编号】H03K5/14GK104333357SQ201410625422
【公开日】2015年2月4日 申请日期:2014年11月7日 优先权日:2014年6月17日
【发明者】李永胜 申请人:上海兆芯集成电路有限公司
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