一种PCB板的制作方法

文档序号:11847094
一种PCB板的制作方法与工艺

本发明涉及电子产品技术领域,尤其涉及一种PCB板。



背景技术:

随着市场竞争的加剧,各生产或销售印刷电路板(Printed Circuit Board,以下简称PCB)板的厂商,为了提高竞争力,已逐步开始控制降低PCB的成本。而影响PCB板的成本要素包括:板层数、单板面积和板上阻容数量等,板层数越少、单板面积越小、单板阻容数量越少,则成本越低。

已有的PCB板上通常设置有:电源、SOC(System On Chip,片上系统)和内存。由于当前消费类电子产品普遍采用DDR(Double Data Rate SDRAM,双倍数据率同步动态随机存取存储器)作为内存使用,使得DDR与SOC的DDR IP(Intellectual Property,可重复使用的模块)在PCB上的布线面积及DDR所需的阻容数量成为影响PCB板成本的关键因素。典型PCB板上的系统内存总位宽为16bit、32bit或64bit,以内存总位宽为32bit为例,需要将两个16bit的DDR或者四个8bit的DDR进行对接,才能满足系统内存要求。对于两层PCB板,内存总位宽为32bit的系统,通常在PCB板上设置两个16bit的DDR,SOC的DDR IP的芯片管脚顺序为Low 16bit DQ(Data input/output,数据信号线)、Low 16bit DM(Data Mask,掩码信号线)、Low 16bit DQS(Data Strobe,时钟信号线)、High 16bit DQ、High 16bit DM、High 16bit DQS、CLK(时钟信号线)、ADDR(Address、地址信号线)、CMD(Command,命令信号线),两个16bit的DDR均摆在两层PCB板的顶层,如图1所示为DDR的ADDR中A8管脚布线示意图,DDR的DQ、DM、DQS信号管脚均分布在其上半部分,分别与 SOC的DQ、DM、DQS信号管脚相连,DDR颗粒的CLK、ADDR、CMD信号管脚均分布在其下半部分,分别与SOC的CLK、ADDR、CMD信号管脚相连,两个DDR的CLK、ADDR、CMD管脚与SOC的CLK、ADDR、CMD管脚相连时,需要从两个DDR的CLK、ADDR、CMD管脚侧引出信号线将两个DDR的CLK、ADDR、CMD分别连接,再将信号线引至SOC的CLK、ADDR、CMD管脚进行连接,如图1中为ADDR中A8管脚布线示意图,由于DDR的CLK、ADDR、CMD管脚与SOC的CLK、ADDR、CMD管脚连接时走线较长,而信号传输速率较高,这会使信号反射变大,因此连线中间通常会加一个电阻R作为串联电阻,用以减少信号反射。

然而,本申请发明人在研发过程中发现,上述DDR布线存在如下问题:DDR的CLK、ADDR、CMD管脚与SOC连接CLK、ADDR、CMD管脚连接时,信号线均需要从DDR的CLK、ADDR、CMD管脚侧引出,而DDR的CLK、ADDR、CMD管脚数量较多,从DDR的CLK、ADDR、CMD管脚侧引出信号线的数量也就有很多,此种布线方式下整个DDR布线面积较大,需要占用很多PCB板的空间,增加PCB板的制作成本。



技术实现要素:

本发明的目的在于提供一种PCB板,用于减少DDR布线在PCB上的布线面积。

为达到上述目的,本发明的实施例采用如下技术方案:

第一方面,本发明的实施例提供一种PCB板,所述PCB板为两层,所述PCB板包括片上系统SOC与两组双倍数据率同步动态随机存取存储器DDR之间管脚连接的信号线,所述SOC的DDR可重复使用的模块IP管脚包括第一组管脚、第二组管脚和第三组管脚,所述第一组管脚包括低位数据信号线Low DQ、低位掩码信号线Low DM以及用于采集所述Low DQ信号和所述Low DM信号的时钟信号线DQS,所述第二组管脚包括高位数据信号线High DQ、高位掩码信号线High DM、以及用于采集所述High DQ和所述High DM的时钟信号线DQS,所述第三组管脚包括地址信号线ADDR、命令信号线CMD以及用于采集所述ADDR信号和所述 CMD信号的时钟信号线CLK,所述第一组管脚和所述第二组管脚分别位于所述第三组管脚的两侧;所述两组DDR中的DDR数量和类型相同,所述两组DDR的管脚分别对应所述第一组管脚和所述第二组管脚,且所述两组DDR的DQ管脚和ADDR管脚中,所述两组DDR的DQ管脚靠近所述SOC的DDR IP管脚,所述两组DDR分别位于所述PCB板的不同层,所述两组DDR的ADDR相互连接、CMD相互连接和CLK相互连接,并通过位于所述两组DDR管脚在同一水平面上的投影之间的信号线分别与所述第三组管脚中ADDR、CMD和CLK连接。

结合第一方面,在第一方面的第一种可能的实现方式中,所述两组DDR管脚在所述PCB板所处平面的正投影轴对称。

结合第一方面或第一方面的第一种可能的实现方式,在第一方面的第二种可能的实现方式中,所述两组DDR中每组包括两个DDR,同一组中一个DDR的管脚与所述第一组管脚对应、另一个个DDR的管脚与所述第二组管脚对应。

结合第一方面,在第一方面的第三种可能的实现方式中,所述两组DDR中的DDR类型相同包括所述两组DDR中的DDR属于同一代和所述两组DDR中的DDR位宽相同。

在本发明提供的一种PCB板中,由于SOC的DDR IP管脚中第一组管脚和第二组管脚分别位于第三组管脚的两侧,使得两组DDR中的ADDR、CMD、CLK与第三组管脚连接时可以从两组DDR之间的位置布线,所以两组DDR的CLK、ADDR、CMD管脚侧只需要引出两组DDR的CLK、ADDR、CMD管脚分别连接的信号线即可,从而减少DDR布线部分占用的PCB板空间,进而有效的降低了PCB板的成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。

图1为现有技术PCB板布线示意图;

图2为本发明实施例提供的PCB板布线示意图;

图3为本发明实施例提供的PCB板结构示意图;

图4为本发明实施例提供的DDR相对位置示意图;

图5为本发明实施例提供的PCB板布线示意图;

图6为本发明实施例提供的PCB板布线示意图;

图7为现有技术和本发明实施例提供的DDR管脚排布示意图。

具体实施方式

下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。

为使本发明技术方案的优点更加清楚,下面结合附图和实施例对本发明作详细说明。

本发明一实施例提供一种PCB板,PCB板为两层,PCB板包括片上系统SOC与两组双倍数据率同步动态随机存取存储器DDR之间管脚连接的信号线,SOC的DDR可重复使用的模块IP管脚包括第一组管脚、第二组管脚和第三组管脚,第一组管脚包括低位数据信号线Low DQ、低位掩码信号线Low DM以及用于采集Low DQ信号和Low DM信号的时钟信号线DQS,第二组管脚包括高位数据信号线High DQ、高位掩码信号线High DM、以及用于采集High DQ和High DM的时钟信号线DQS,第三组管脚包括地址信号线ADDR、命令信号线CMD以及用于采集ADDR信号和CMD信号的时钟信号线CLK,第一组管脚和第二组管脚分别位于第三组管脚的两侧;两组DDR中的DDR数量和类型相同,两组DDR的管脚分别对应第一组管脚和第二组管脚,且两组DDR的DQ管脚和ADDR管脚中,两组DDR的DQ管脚靠近SOC的DDR IP管脚,两组DDR分别位于PCB板的不同层,两组DDR的ADDR相互连接、CMD相互连接和CLK相互连接,并通过位于两组DDR管脚在同一水平面上的投影之间的信号线分别与第三组管脚中ADDR、CMD和CLK连接。

具体实施时,两组DDR管脚设置有多种,例如,如图2所示,两组DDR管脚在PCB板所处平面的正投影轴对称。具体地,图2为SOC与两个DDR之间管脚连线在PCB板所处平面的正投影的示意图,其中,SOC的DDR IP管脚顺序依次为所述第一组管脚、所述第三组管脚和所述第二组管脚,每组DDR中的DDR数量为1,且两组DDR管脚在PCB板所处平面的正投影轴对称,一组DDR位于PCB板的顶层,另一组DDR位于PCB板的底层,DDR颗粒的DQ管脚部分正对着SOC上的DQ管脚部分,图中信号线为DDR的ADDR中A8管脚与另一组DDR中A8,以及第三组引脚中A8连接时的布线方式,其他ADDR、CMD和CLK的连接方式与A8相同。

又如图2所示布线方式应用于一个位宽为32bit的系统对接两个16bit的DDR的场景中,即两组DDR中每组包括1个16bit的DDR,如图3所示为SOC与两个DDR之间管脚连线在PCB板所处平面的正投影的示意图,图3中信号线为DDR的ADDR中A8管脚与另一组DDR中A8,以及第三组引脚中A8连接时的布线方式,其他ADDR、CMD和CLK的连接方式与A8相同。为了便于理解,图4所示为在图2或图3布线方式时,PCB板中DDR相对位置的剖面示意图,图4中A8、A13均为DDR的ADDR中管脚,排布在顶层的DDR管脚和排布在底层的DDR管脚呈镜像对称,即两个DDR管脚在PCB板所处平面的正投影轴对称。

需要说明的是,图2中A8管脚的信号线从第三组管脚的A8到两组DDR的距离相同,与图1的布线方式相比,这样布线不仅可以通过较少信号线的长度减小信号反射,还可以通过信号线分支点到两端点距离相同的方式减小信号反射,不需要串联电阻,进一步降低PCB板的成本。

需要说明的是,如图2或图3所示的布线方式中,SOC的PINMAP按照第二组管脚、第三组管脚和第一组管脚的顺序排布。如图2或图3所示的布线方式还可以用于一个内存位宽为64bit系统与两个32bit DDR对接的场景,或者一个内存位宽为16bit系统与两个8bit DDR对接的场景。另外,如图2或图3所示的布线方式中,SOC的DDR IP管脚排布也可以在PCB板角落上,布线方式如图5所示,其布线方式与图2或图3所示的相同。

进一步的,具体实施时,两组DDR中每组包括DDR的数量不做限定,如图3所示,两组DDR中每组包括两个DDR,同一组中一个DDR的管脚与所述第一组管脚对应、另一个个DDR的管脚与所述第二组管脚对应。具体地,图6为一个内存位宽为32bit系统与四个8bit DDR颗粒对接的场景,即每组DDR中包含两个8bit DDR,一组DDR颗粒放在PCB板的顶层,另一组DDR颗粒放在PCB板的底层,顶层与底层DDR交叉排列,其DDR布线方式与图2中DDR布线方式相同。

可选的,具体实施时,所述两组DDR中的DDR类型相同的方式并不限定,可以为两组DDR属于同一代、两组DDR中DDR的位宽相同、DDR的型号相同等中的一个或多个。

需要说明的是,DDR的芯片管脚顺序,如图7所示,是由固态技术协会标准确定的,图1至图6中所示的DDR芯片管脚排布均为根据图7简化后的示意图,图7中所示的DDR的芯片管脚顺序均适用于图1至图6中。

在本发明提供的一种PCB板中,由于SOC的DDR IP管脚中第一组管脚和第二组管脚分别位于第三组管脚的两侧,使得两组DDR中的ADDR、CMD、CLK与第三组管脚连接时可以从两组DDR之间的位置布线,所以两组DDR的CLK、ADDR、CMD管脚侧只需要引出两组DDR的CLK、ADDR、CMD管脚分别连接的信号线即可,从而减少DDR布线部分占用的PCB板空间,进而有效的降低了PCB板的成本。

本说明书中的各个具体实施方式均采用递进的方式描述,各个实施方式之间相同相似的部分互相参见即可,每个实施方式重点说明的都是与其他实施例的不同之处。

以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求的保护范围为准。

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