数据换序发送接收译码方法及装置与流程

本发明涉及广播与通信系统领域，更具体涉及一种数据的换序发送、数据的接收译码方法及装置。

背景技术：

LDPC纠错码(Low Density Parity Check Code)是信息传输系统中信道编码的核心部分，为满足越来越高的性能要求，对LDPC码提出了更高的性能要求。

以结合HINOC技术(High performance Network Over Coax)为例来进行说明，HINOC技术是一种基于有线电视同轴电缆来实现高性能双向通信的宽带接入技术，能够同时向用户提供高清、数字视频、高速数据接入等综合服务。HINOC协议利用已有的同轴电缆网络，在不对已有的线路做任何改造的情况下实现用户的高速接入，降低了实现成本，同时又能为用户提供高速的双向信息传输。目前，HINOC1.0系统研究已经结束，一套完整的标准已经制定完成并且提出，相应的芯片设计也投入到生产。为进一步提高传输速率，HINOC2.0作为HINOC1.0系统的升级版被提出并且进入了研发阶段，该系统的设计目标在许多方面都高于现有的系统。

目前，采用LDPC码的通信标准系统有:欧洲的第二代数字电视传输标准DVB_T2/C2/S2，IEEE 802.11n无线局域网标准，IEE 802.11e无线广域网标准，中国数字电视地面广播标准(DTMB)，美国CCSDS的近地和深空通信系统等等。但是这些标准中，其LDPC码字以及译码器都不是针对HINOC2.0系统特性设计，并且也不满足HINOC2.0系统对于高吞吐量(1Gbps)和误码平层(1E-12) 的要求。那么例如在HINOC2.0系统中就要求：高码率0.9，且误码平层要低于1E-12；码长为1920；信息吞吐量达到1Gbps，其中，超低的误码平层，超高的吞吐量对LDPC码的纠错性能、译码器的并行度、收敛性、迭代次数以及复杂度的可实现性提出了非常高的要求。

现有技术中，LDPC译码器主要有两个模块组成：存储单元和译码器核。该译码器具体的操作流程解释如下：前级将传输数据中每个比特的对数似然比LLR按顺序写入存储单元中，译码器核从中按顺序读取该对数似然比，并进行译码。

以一个HINOC2.0系统中具体数值方案为例，为满足HINOC2.0系统中LDPC码长为1920，吞吐量高于1Gps的要求，将存储部分预先设计为由80个子RAM即存储单元组成，每个子RAM((random access memory，随机存储器)深度为24，位宽为10。这里的子RAM个数80，深度24，位宽10都是基于HINOC2.0系统所要求的传输效率确定。那么，子RAM现有的读写顺序如图3所示，解释如下：当前级传输过来一个码长为1920的码块，每个比特的对数似然比为LLR1，LLR2,…，LLR1920。信息位LLR1～LLR1728按垂直方向写入，先写入子RAM1的地址0单元，子RAM1的地址1单元，…，子RAM1的地址79单元，子RAM2的地址0单元，子RAM2的地址1单元，…，依此类推。校验位LLR1729～LLR1920按水平方向写入，子RAM73的地址0单元，子RAM74的地址0单元，…，子RAM80的地址0单元，子RAM73的地址1单元，子RAM74的地址1单元，…，依次类推。存储单元全部写满后，译码器核开始按行从中读取数据，直到24行全部读完，开始译码。

然而，上述设计在LLR高速并行写入时会产生问题，由于子RAM的不同 地址位无法被同时写入，因此无法并行地将所传输数据所对应的对数似然比按顺序写入以子RAM组成的存储单元中，针对该问题，已提出的一种解决方案是用寄存器来实现存储单元，但是这将耗费大量的存储资源，以及产生复杂的位选逻辑。因此，需一种满足预定设计的高吞吐量、高传输效率，节省存储资源的译码实现方案。

技术实现要素：

为了解决上述问题，本发明提供了一种数据换序发送接收译码方法及装置，目的在于提供满足预定设计的高吞吐量、高传输效率，节省存储资源的译码实现方案。

本发明提供了一种数据换序发送接收译码方法，其特征在于，包括：为了使接收端并行地将传输数据中每个比特的对数似然比按顺序存储到预定个数的具有预定存储量的存储单元中，发送端对所述传输数据以预定换序间隔进行换序重新排列后再发送；以及接收端对经由所述存储单元输出的所述对数似然比进行译码。

进一步地，其中，所述预定换序间隔的间隔位数关联于所述存储单元的所述预定存储量，所述传输数据采用准循环LDPC码，所述存储单元的所述预定存储量关联于该准循环LDPC码的子块大小，所述存储单元的所述预定个数关联于该准循环LDPC码的码长和子块大小。

进一步地，其中，存储单元的预定个数基于准循环LDPC码的码长除以子块大小而确定。

进一步地，其中，在准循环LDPC码的码长被确定的前提下，存储单元的预定个数以及定存储量在预先设计时基于传输系统所要求的传输效率确定。

进一步地，其中，传输系统所要求的传输效率关联于存储单元的读入速率、译码速率。

进一步地，其中，接收端并行地将所传输的数据中每个比特的对数似然比按顺序存储到存储单元中，包含以下写入方式：信息位和校验位的位数之和与存储单元的预定个数相对应并被定义为一个周期，逐个周期地将对数似然比依次写入预定个数的存储单位中。

进一步地，其中，信息位和校验位的位数之和与存储单元的预定个数相对应并被定义为一个周期，在从存储单元输出对数似然比时，立即同时分别从存储单元中读取一周期的对数似然比用以进行译码，逐个周期地完成读取。

另外，本发明还提供了一种数据换序发送接收译码装置，其特征在于，包括：换序发送单元，对数据以预定换序间隔进行换序重新排列后再发送；预定个数的具有预定存储量的存储单元，将接收到的数据中每个比特的对数似然比并行地按顺序写入；以及译码单元，按周期地同时从存储单元中读取对数似然比从而译码。

另外，本发明还提供了一种数据换序发送装置，其特征在于，包括：换序发送单元，对数据以预定换序间隔进行换序重新排列后再发送，用于使接收端并行地将所传输的数据中每个比特的对数似然比按顺序存储到预定个数的具有预定存储量的存储单元中。

另外，本发明还提供了一种数据接收译码装置，对如权利要求9的数据换序发送装置发送出的数据进行接收译码，其特征在于，包括：预定个数的具有预定存储量的存储单元，将接收到的数据中每个比特的对数似然比并行地按顺序进行写入；以及译码单元，按周期地同时从存储单元中读取对数似然比从而译码。

本发明的作用和效果

根据本发明所提供的数据换序发送接收译码方法及装置，能够解决在高速传输时，为了使接收端并行地将所传输的数据中每个比特的对数似然比按顺序写入存储单元，发送端对所述数据换序重新排列,并且这样的换序重新排列操 作很容易，不用占用多余的资源和时间，只是输出顺序上进行调整，但是可以起到节省资源的效果。

附图说明

图1是本发明实施例中数据换序发送接收译码方法的流程图；

图2是本发明实施例中数据换序发送接收译码装置的结构图；

图3是已有技术中存储单元的写入顺序的示意图；以及

图4是本发明实施例中存储单元的写入顺序的示意图。

具体实施方式

发明人发现已有技术中，在LLR高速并行写入时，由于子RAM的不同地址位无法被同时写入，因此无法并行地将所传输数据所对应的对数似然比按顺序写入以子RAM组成的存储单元中问题。

针对上述问题，发明人经过研究，提供了一种数据换序发送接收译码方法及装置，能够解决在高速传输时，为了使接收端并行地将所传输的数据中每个比特的对数似然比按顺序写入存储单元，发送端对所述数据换序重新排列,并且这样的换序重新排列操作很容易，不用占用多余的资源和时间，只是输出顺序上进行调整，但是可以起到节省资源的效果。

为了使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

图1是本发明实施例中数据换序发送接收译码方法的流程图。在本实施例中，如图1所示，数据换序发送接收译码方法，其特征在于，包括以下步骤：

为了使接收端并行地将传输数据中每个比特的对数似然比按顺序存储到预定个数的具有预定存储量的存储单元中，发送端对传输数据以预定换序间隔进行换序重新排列后再发送；以及

接收端对经由存储单元输出的对数似然比进行译码。

其中，预定换序间隔的间隔位数关联于存储单元的预定存储量。

具体地，在本实施例中，传输数据采用准循环LDPC码，那么，所述存储单元的所述预定存储量关联于该准循环LDPC码的子块大小，存储单元的所述预定个数关联于该准循环LDPC码的码长和子块大小，也就是，存储单元的预定个数基于准循环LDPC码的码长除以子块大小而确定的。

在准循环LDPC码的码长被确定的前提下，存储单元的预定个数以及定存储量在预先设计时基于传输系统所要求的传输效率确定。其中，传输系统所要求的传输效率关联于存储单元的读入速率、译码速率。

其中，接收端并行地将所传输的数据中每个比特的对数似然比按顺序存储到存储单元中，包含以下写入方式：

信息位和校验位的位数之和与存储单元的预定个数相对应并被定义为一个周期，逐个周期地将对数似然比依次写入预定个数的存储单位中。

其中，信息位和校验位的位数之和与存储单元的预定个数相对应并被定义为一个周期，在从存储单元输出对数似然比时，立即同时分别从存储单元中读取一周期的对数似然比用以进行译码，逐个周期地完成读取。

结合图4，继续利用针对图3中的所示的传输数据来进行说明。为解决上述问题，步骤如下：

步骤一:发送端对传输数据中的对数似然比LLR以预定换序间隔进行换序重新排列后再发送。以举例1具体说明，即发送端先将0,1,2,3，…，1919码字按照间隔24位进行换序，在此利用数字0～1919来表示1920个码字用于对顺序变换进行说明，那么重新排列后，码字变成0,24,48，…,1704,1728,1729,…,1735,1,25,49,…,1705,…,23,47,71,…,1919这样的顺序。预定换序 间隔的间隔位数24位关联于子块大小即深度24，本实施例中将该存储单元的预定个数确定为80个，是基于准循环LDPC码的码长1920除以子块大小24而确定。

步骤二：并行地将换序后的数据按顺序写入各个存储单元即80个RAM中，RAM1～RAM80。以举例1具体说明，如图3所示：按行依次写入RAM1的地址0单元，子RAM2的地址0单元，…，RAM80的地址0单元，子RAM1的地址1单元，RAM2的地址1单元，….，子RAM80的地址1单元，…，子RAM80的地址23单元。

步骤三：当存储单元被写满后，译码器核立即开始从中按行依次读取数据。以举例1具体说明，即依次读出每行80个LLR，共24行可全部读完。

其中，80个LLR所对应的码字中，信息位72和校验位8的位数之和80位与存储单元的预定个数80个相对应并被定义为一个周期，在从存储单元输出对数似然比时，立即同时分别从存储单元中读取一周期的对数似然比用以进行译码，逐个周期地完成读取，从而每组72位信息位和相匹配的8位校验位作为一个周期能够一并被读出。

通过这个方法，可以解决在高速传输时，使接收端并行地将所传输的数据中每个比特的对数似然比按顺序写入存储单元的问题。发送端对所述数据换序重新排列的操作很容易进行，不用占用多余的资源和时间，只是输出顺序上进行调整，但是可以起到节省资源存储资源的效果。

另外，本发明还提供了一种数据换序发送接收译码装置，其特征在于，包括：换序发送单元，对所述数据以预定换序间隔进行换序重新排列后再发送；预定个数的具有预定存储量的存储单元，将接收到的所述数据中每个比特的对 数似然比并行地按顺序写入；以及译码单元，按周期地同时从所述存储单元中读取对数似然比从而译码。

另外，本发明还提供了一种数据换序发送装置，其特征在于，包括：换序发送单元，对所述数据以预定换序间隔进行换序重新排列后再发送，用于使接收端并行地将所传输的数据中每个比特的对数似然比按顺序存储到预定个数的具有预定存储量的存储单元中。

另外，本发明还提供了一种数据接收译码装置，对如上述数据换序发送装置发送出的数据进行接收译码，其特征在于，包括：预定个数的具有预定存储量的存储单元，将接收到的数据中每个比特的对数似然比并行地按顺序进行写入；以及译码单元，按周期地同时从所述存储单元中读取对数似然比从而译码。

本实施中所提供的数据换序发送接收译码装置、数据换序发送装置、数据接收译码装置分别和上述实施例中数据换序发送接收译码方法或发送端的换序发送方法、接收端的接收译码方法相对应，那么装置中所具有的结构和技术要素可由生成方法相应转换形成，在此省略说明不再赘述。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。