延迟锁定电路与相关的控制方法与流程

本发明系关于延迟锁定电路(delay lock loop，DLL)，尤其是关于对于用延迟线中的内部信号调整开孔时段(aperture time)的整倍数延迟锁定电路(multiplying delay lock loop，MDLL)。

背景技术：

电子装置与系统中广泛的使用计时装置，用来产生时钟，并且让各个元件的操作同步。MDLL是已知计时装置的其中之一，如同图1的MDLL 100所举例。图2显示图1MDLL 100中的一种信号时序图。MDLL 100中，参考时钟信号rclk的每个上升缘会透过多工器(multiplexer)110进入延迟线108。每当参考时钟信号rclk的一个上升缘通过之后，选择信号sel会切换，选择延迟线108的输出信号bclk作为延迟线108的输入信号iclk，此时，就产生了一个环振荡器(ring oscillator)，其产生的时钟信号周期为T。整数除法器106(图2中所举例除数M等于8)经历了(M-1)个时钟信号周期后，产生一最后信号last，其中所提供的脉冲代表输出信号bclk的最后一周期(第M个周期)。最后信号last可视为一指示信号，指示第M个时钟周期出现的时间。最后信号last的上升缘出现后，逻辑电路104使选择信号sel产生一个脉冲，控制多工器110，让参考时钟信号rclk的下一个上升缘进入，作为延迟线108的输入信号iclk；同时，延迟调整器102比较这个上升缘，跟输出信号bclk的上升缘，彼此之间的相位差dt，产生控制电压V_CNTL，来调整延迟线108中，输入信号iclk到输出信号bclk之间的延迟时间。整个电路操作的目标，是使得相位差dt大约为0，锁住相位。当相位锁住时，每个参考时钟信号rclk的大时钟周期，会等于M个输出信号bclk的时钟周期，且输出信号bclk的第M个上升缘，大约会跟参考时钟信号rclk的一个上升缘，彼此对齐，或是大约同时出现。

MDLL 100提供了许多的优点。举例来说，每次参考时钟信号rclk的上升 缘出现时，MDLL 100可以把输出信号bclk对参考时钟信号rclk的相位差dt归零。因此MDLL 100可以避免一般常用来作为计时装置的相位锁定回路(phase lock loop)所产生的相位差累积效应。此外，因为只用了单一延迟线108来产生输出信号bclk，所以延迟线108中，因为工艺因素所导致的元件不匹对(device mismatch)问题，并不会对输出信号bclk的波形产生影响。而且，整数除法器106中的除数M可以程序化地改变，用来产生跟参考时钟信号rclk的时钟周期的有各样不同比例的输出信号bclk。

但是，MDLL 100也有自己的问题，设计上也需要特别的小心。举例来说，一般而言，参考时钟信号rclk需要非常的干净，其频率不能抖动的太厉害；否则，频率的抖动往往直接反应到输出信号bclk上。而且，如果设计上不小心，参考时钟信号rclk的频率抖动可能造成MDLL 100错乱，而产生错误的结果。

技术实现要素：

本发明的一些实施例可以避免一参考时钟信号的频率抖动，对MDLL所造成的错乱。

本发明的实施例提供一种延迟锁定电路，其包含有一可编程化的延迟线、一控制逻辑、一选择电路、以及一遮蔽器。该可编程化的延迟线接收一输入信号，并产生一第一内部信号(internal signal)以及一输出信号。该输出信号与该内部信号具有不同的相位。该逻辑控制接收该输出信号，并据以提供一选择信号。该选择电路耦接至该逻辑控制，可选择性地提供一参考时钟信号或是该输出信号，作为该输入信号。该遮蔽器耦接至该选择电路、该逻辑控制与该延迟线，受控于该第一内部信号与该选择信号，以决定是否以该参考时钟信号作为该输入信号。

本发明的实施例提供一种控制方法，适用于一延迟锁定电路，包含有延迟一输入信号，以产生一内部信号；延迟该内部信号，以产生一输出信号；选择性地提供一参考时钟信号或该输出信号，作为该输入信号；以及，依据该输出信号与该内部信号，选择是否以该参考时钟信号作为该输入信号。

附图说明

图1显示一习知的MDLL 100。

图2显示图1MDLL 100中的一种信号时序图。

图3显示了图1MDLL 100中的另一种信号时序图。

图4显示依据本发明所实施的一MDLL 200。

图5显示了图4中MDLL 200的一种信号时序图。

图6显示通过信号pass与选择信号sel的两脉冲的相对位置。

图7显示依据本发明所实施的一MDLL 300。

图8显示了图7中MDLL 300的一种信号时序图。

符号说明

100 MDLL

102 延迟调整器

104 逻辑电路

106 整数除法器

108 延迟线

110 多工器

200 MDLL

201 时间控制电路

202 延迟调整器

203 逻辑控制

204 逻辑电路

206 整数除法器

207 遮蔽电路

208 差动延迟线

210 多工器

300 MDLL

301 时间控制电路

310 多工器

bclk 输出信号

B1、B2、B3、B4 差动延迟元件

dt 相位差

iclk 输入信号

last 最后信号

pass 通过信号

rclk、rclk’ 参考时钟信号

sel 选择信号

t0、te、tf、tl、tp、ts 时间点

V_CNTL 控制电压

ψ₀、ψ₄₅、ψ₁₈₀、ψ₂₂₅、ψ₂₇₀、ψ₃₁₅ 内部信号

具体实施方式

图3显示了图1MDLL 100中的另一种信号时序图，用以解释在参考时钟信号rclk的频率产生大抖动时，MDLL 100所可能发生的问题。

如同图3所示，在时间点t0时，相位大约已经锁住，因为参考时钟信号rclk的一上升缘跟输出信号bclk的一上升缘大约同时出现。但是，因为参考时钟信号rclk的频率抖动，参考时钟信号rclk的下一上升缘提早出现，甚至比选择信号sel的脉冲开始出现的时间点ts还来的早。

在图3中，当最后信号last的上升缘刚刚出现时(时间点tl)，多工器110还在选择输出信号bclk作为输入信号iclk，所以输入信号iclk大致与输出信号bclk有相同的信号波形。在时间点ts，因为输出信号bclk的下降缘触发，使选择信号sel产生了一上升缘。因此，输入信号iclk脱离了输出信号bclk的下降趋势，开始受参考时钟信号rclk所影响而往上爬升。所以，输入信号iclk在时间点ts产生了一个凹陷的小干扰(glitch)。而这个小干扰，因为出现的时间太短，不会透过延迟线108，延迟且反相地出现于输出信号bclk中，所以输出信号bclk一直维持在一低准位。

在图1中，选择信号sel的上升缘与下降缘都是依据由输出信号bclk相对应的二下降缘所触发。如同图3所示，因为时间点ts之后，输出信号bclk并没有出现下降缘，因此选择信号sel的下降缘没有出现，因此整个MDLL 100就开始错乱，直到下次参考时钟信号rclk的上升缘出现，才可能回到环振荡器 的操作状态。

在此说明书中，定义一开孔时段为以参考时钟信号rclk作为输入信号iclk的时段。在图1的MDLL 100中，开孔时段单单由选择信号sel所决定，为选择信号sel位于逻辑”1”的时段。

本发明可以改善参考时钟信号rclk的频率抖动下，所可能对一MDLL所造成的影响。

在本发明的一些实施例中，开孔时段不再是单单取决于选择信号sel，而是一并考虑了延迟线中的至少一内部信号来产生。

依据本发明的一实施例的一MDLL具有一遮蔽器，其依据一延迟线中的至少一内部信号，来阻止或是允许一参考时钟信号抵达一多工器。依据本发明另一实施例的一MDLL具有一遮蔽器，其依据一延迟线中的至少一内部信号，来产生一通过信号，以控制一多工器，其选取一参考时钟信号或是一输出信号其中之一，作为该延迟线的一输入信号。

通过信号可以视为一控制信号，在实施例中，可以影响或是控制一多工器。

图4显示依据本发明所实施的一MDLL 200，其包含一延迟调整器202、一差动延迟线208、逻辑控制203、时间控制电路201、遮蔽电路207、以及多工器210。

MDLL 200有许多元件可以与MDLL 100中对应的元件相同或是类似，其操作、架构、或是组成可以透过先前的解说推知，不一定会在此说明书中重复解释。

多工器210与遮蔽电路207串接于参考时钟信号rclk与输入信号iclk之间。因此，如果要以参考时钟信号rclk作为输入信号iclk，多工器210与遮蔽电路207都必须允许参考时钟信号rclk通过。换言之，MDLL 200的开孔时段由多工器210与遮蔽电路207所决定。

遮蔽电路207用于阻止或是允许参考时钟信号rclk抵达多工器210。当通过信号pass为致能时，参考时钟信号rclk可以通过遮蔽电路207，成为参考时钟信号rclk’。当通过信号pass为禁能，遮蔽电路207阻止参考时钟信号rclk通过，参考时钟信号rclk’的逻辑值维持为固定的”0”。

多工器210为一选择电路，受选择信号sel控制，用于选择性地提供参考 时钟信号rclk’或是输出信号bclk，作为输入信号iclk。

差动延迟线208为一可编程化的延迟线，具有四级，有四个串接的差动延迟元件B1、B2、B3、B4。差动延迟元件B4的反相输出端提供输出信号bclk。差动延迟线208中，每一个差动延迟元件的信号延迟时间，都受到控制电压V_CNTL控制。换言之，控制电压V_CNTL决定延迟线208中，输入信号iclk到输出信号bclk之间的信号延迟时间。

延迟调整器202包含有一相位侦测器(phase detector)与一电荷泵浦(charge pump)，其用以侦测在多工器210以参考时钟信号rclk’作为输入信号iclk时，参考时钟信号rclk’与输出信号bclk之间的相位差，并据以产生控制电压V_CNTL，来调整延迟线208中，输入信号iclk到输出信号bclk之间的信号延迟时间。

当输出信号bclk作为输入信号iclk时，差动延迟线208成为一环振荡器，输出信号bclk震荡，可提供时钟信号。此时，差动延迟元件彼此之间的接点，可以提供相位不同的内部信号。如同图4所举例标示的，差动延迟元件B1的两输入端可以分别提供相位分别为0与180度的内部信号ψ₀与ψ₁₈₀，而两输出端可以分别提供相位分别为45与225度的内部信号ψ₄₅与ψ₂₂₅。输入信号iclk等同内部信号ψ₀。

整数除法器206耦接到差动延迟线208，接收输出信号bclk，用以侦测输出信号bclk的上升缘出现次数。以下将以整数除法器206的除数M为8，作为例子来说明。而当输出信号bclk的第8个上升缘出现时，除法器206使最后信号last产生一脉冲，用以代表输出信号bclk中第8个时钟周期(最后时钟周期)出现。当输出信号bclk的第9个上升缘出现时，大致表示输出信号bclk的第8个时钟周期结束，所以最后信号last的脉冲结束。

逻辑电路204依据输出信号bclk与最后信号last，来提供选择信号sel。当最后信号last指示当下为第8个时钟周期时，输出信号bclk的下降缘可以触发逻辑电路204，使选择信号sel产生上升缘，成为逻辑上的”1”，导致参考时钟信号rclk’作为输入信号iclk。当选择信号sel已经成为逻辑上的”1”，而输出信号bclk一下降缘出现时，可以触发逻辑电路204，使选择信号sel产生下降缘，导致输出信号bclk作为输入信号iclk。选择信号sel可以提供一个脉冲，其可以说是大约是从第8时钟周期内的输出信号bclk的下降缘出现时开始，而 在第9时钟周期内的输出信号bclk的下降缘出现时结束。

时间控制电路201依据相位分别为270与315度的内部信号ψ₂₇₀与ψ₃₁₅、以及选择信号sel，产生通过信号pass。时间控制电路201所采用的内部信号，其与输入信号iclk(内部信号ψ₀)的相位差可以介于180°到360°之间，较佳的状态是介于270°到315°之间。图4中，内部信号ψ₂₇₀与ψ₃₁₅进行或(OR)运算后的结果，跟选择信号sel进行及(AND)运算，而产生通过信号pass。在图4中的时间控制电路201仅仅是一个例子，在其他的实施例中，时间控制电路201可以不必依据两个内部信号，可能只需要一个内部信号。举例来说，在另一个实施例中的时间控制电路，是依据内部信号ψ₃₁₅与选择信号sel的及运算而产生。

简单来说，图3中的时间点ts所产生的小干扰(glitch)，是因为图1的参考时钟信号rclk的上升缘过早进入延迟线108。因此，图4中的时间控制电路201与遮蔽电路207一起，构成一遮蔽器，受控于内部信号ψ₂₇₀与ψ₃₁₅，使得参考时钟信号rclk必须是在选择信号sel上升缘出现后，且内部信号ψ₂₇₀或ψ₃₁₅处于逻辑上的”1”时，才可以做为差动延迟线208的输入。在此实施例中，遮蔽电路207可以视为一遮蔽器内部的一子电路。

图5显示了图4中MDLL 200的一种信号时序图，用以解释在参考时钟信号rclk的频率产生大抖动时，MDLL 200不会发生MDLL 100所可能发生的问题。为了作为一个对比，图5的参考时钟信号rclk与图3的参考时钟信号rclk有相同的信号波形，也就是都有大频率抖动的问题。而且，跟图3一样的，图5在一开始的时间点t0，相位大约已经锁住。

时间点ts，输出信号bclk的下降缘导致了选择信号sel的上升缘出现。但是，此时，因为内部信号ψ₂₇₀或ψ₃₁₅都还在逻辑上的”0”，所以通过信号pass依然为”0”，遮蔽电路207使参考时钟信号rclk’维持在”0”。

在输出信号bclk约在谷底时的时间点tp，内部信号ψ₂₇₀的上升缘出现，因此通过信号pass转为”1”。此时，遮蔽电路207才开始让参考时钟信号rclk通过，参考时钟信号rclk’出现上升缘，此上升缘透过多工器210，也出现在输入信号iclk上。开孔时段开始。

时间点te，输出信号bclk出现的上升缘结束了最后信号last的脉冲。

在时间点tf，输出信号bclk的下降缘使选择信号sel变为逻辑上的”0”，结束了选择信号sel的脉冲。

在时间点tf与tp的某时间点，因为内部信号ψ₂₇₀与ψ₃₁₅都转变为”0”，所以使得通过信号pass与参考时钟信号rclk’都变为”0”。因此，开孔时段结束。

当环振荡器震荡时，输出信号bclk的下降缘出现的时间，大约就是内部信号ψ₁₈₀的上升缘出现。从图5可以发现，参考时钟信号rclk的上升缘进入差动延迟线208的时间点，不再是由输出信号bclk的下降缘(或是内部信号ψ₁₈₀的上升缘)所决定，而是由相位晚一点点的内部信号ψ₂₇₀的上升缘所决定。这样的延迟，使得输入信号iclk有充分的时间被差动延迟元件B4拉的够低，而在图5的时间点ts与tp之间形成一个够大的波谷。如此，MDLL 200运作正常，不会出现MDLL 100所可能发生的问题。

请参阅图6，其显示通过信号pass与选择信号sel的两脉冲的相对位置。选择信号sel的脉冲，大约是从输出信号bclk的第8周期的正中间开始，到第9周期的正中间结束，其时间长度(脉冲宽度)约等于一整个输出信号bclk的时钟周期。通过信号pass的脉冲持续时间，因为受限于内部信号ψ₂₇₀或ψ₃₁₅，所以比较短，且完全落入选择信号sel的脉冲之内。如同图6所显示的，开孔时段大约是由选择信号sel与通过信号pass的及(And)运算的结果，所以大约就是通过信号pass为逻辑”1”的时间。相较于习知技术MDLL 100，其单单以选择信号sel来决定开孔时间，图4中的MDLL 200开孔时间比较晚开始，且比较早结束。

图7显示依据本发明所实施的一MDLL 300，其包含一延迟调整器202、一差动延迟线208、逻辑控制203、时间控制电路301、以及多工器310。时间控制电路301作为一遮蔽器，依据内部信号ψ₂₇₀与ψ₃₁₅与选择信号sel，产生通过信号pass。MDLL 300有许多元件可以与MDLL 200中对应的元件相同或是类似，其操作、架构、组成或是可能的变化，可以透过先前的解说推知，不一定会在此说明书中重复解释。

图4中的多工器210受控于选择信号sel，但图7中的多工器310受控于时间控制电路301所产生的通过信号pass。时间控制电路301跟时间控制电路201的内部结构一样或是类似，其操作与变化可以参考先前说明得知，不再累 述。很明显的，在图7中，MDLL 300的开孔时段由通过信号pass所决定，而通过信号pass依据内部信号ψ₂₇₀与ψ₃₁₅与选择信号sel而产生。

图8显示了图7中MDLL 300的一种信号时序图，用以解释在参考时钟信号rclk的频率产生大抖动时，MDLL 300也不会发生MDLL 100所可能发生的问题。至于图8的解说，可以参考图5与图6的相关说明，以及图7的MDLL 300而推知，不再详述。如同图8所显示的，开孔时段就是通过信号pass为逻辑”1”的时间。相较于习知技术MDLL 100，其单单以选择信号sel来决定开孔时间，图7中的MDLL 300开孔时间比较晚开始，且比较早结束，也可以避免MDLL 100在图3所显示的问题。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。