时脉与数据恢复电路及时脉与数据恢复方法与流程

本发明是有关于一种时脉与数据恢复电路及时脉与数据恢复方法，且特别是有关于一种可在不需降低线性度特性的前提下实现较宽的工作频率范围的时脉与数据恢复电路及时脉与数据恢复方法。

背景技术：

时脉与数据恢复(clock and data recovery，简称：CDR)电路通常会被设置在接收机中以执行取样输入数据信号，再获取输入数据信号中的时脉，并且将取样的时脉重新定时，藉以实现时脉恢复的功能。在传统的时脉与数据恢复电路中，用以调整取样时脉的相位内插器是经常被应用到的电路元件。

由于时脉与数据恢复电路的工作频率范围与线性度的特性主要受到相位内插器的电路特性所影响，因此设计者在设计时可能需要花费很多时间在工作频率与线性度表现之间做取舍(trade-off)，然而，尽管如此仍难以确保两者可同时具有良好的特性。

举例来说，在传统的相位内插器设计中，其可通过在输出端上增设一切换电容阵列(switch capacitor array，简称：SCA)来提升工作频率范围。然而，在此配置下，相位内插器的输出端的等效电容也会因为切换电容阵列的寄生电容效应而随之增加，使得相位内插器的线性度与最大工作速度降低。

技术实现要素：

本发明提供一种时脉与数据恢复电路及时脉与数据恢复方法，其可在不降低线性度特性的前提下，获得较宽的工作频率范围。

本发明的时脉与数据恢复电路包括相位检测器、相位内插器、有限状态机以及除数可控除频器。相位检测器比较输入数据信号与除频信号，并且产生相位指示信号以指示输入数据信号与除频信号之间的相位差，其中相位检测器工作在第一频率。相位内插器接收第一时脉信号、第二时脉信号以及控 制信号并且依据控制信号对第一与第二时脉信号进行相位内插，藉以产生相位内插信号，其中相位内插器工作在第二频率，并且第二频率大于第一频率。有限状态机耦接相位检测器与相位内插器，其中有限状态机基于具有第一频率的相位指示信号与具有第二频率的相位内插信号产生控制信号。除数可控除频器耦接相位检测器与相位内插器，除数可控除频器基于除数对具有第二频率的相位内插信号进行除频，藉以产生具有第一频率的除频信号，其中除数是依据第一频率与第二频率的比值而设定。

在本发明一实施例中，相位内插器的工作频率不随着输入数据信号的第一频率的改变而变动。

在本发明一实施例中，当输入数据信号的第一频率改变时，除数依据改变后的第一频率与未改变的第二频率的比值而调整。

在本发明一实施例中，当相位指示信号为相位领先信号时，有限状态机在相位领先信号的脉冲期间内，随着相位内插信号的每一脉冲步阶地提高控制信号的信号准位，并且信号准位的每一步阶大小是依据相位内插信号在脉冲期间内的脉冲数量所决定。

在本发明一实施例中，控制信号的信号准位在脉冲期间内从参考信号准位提升至最大信号准位，藉以构成控制信号的上升沿。

在本发明一实施例中，当相位指示信号为相位落后信号时，有限状态机在相位落后信号的脉冲期间内，随着相位内插信号的每一脉冲步阶地降低控制信号的信号准位，并且信号准位的每一步阶大小是依据相位内插信号在脉冲期间内的脉冲数量所决定。

在本发明一实施例中，控制信号的信号准位在脉冲期间内从最大信号准位下降至参考信号准位，藉以构成控制信号的下降沿。

在本发明一实施例中，时脉与数据恢复电路还包括锁相回路。锁相回路耦接相位内插器，其中锁相回路产生第一与第二时脉信号。

在本发明一实施例中，时脉与数据恢复电路还包括解串行器。解串行器耦接相位检测器，其中解串行器依据除频信号将输入数据信号转换为并行数据信号。

本发明的时脉与数据恢复方法包括以下步骤：通过相位检测器接收输入数据信号，并且通过相位内插器接收第一时脉信号与第二时脉信号，其中相 位检测器工作在第一频率，并且相位内插器工作在第二频率；依据控制信号对第一与第二时脉信号进行相位内插，藉以产生相位内插信号；基于除数对具有第二频率的相位内插信号进行除频，藉以产生具有第一频率的除频信号，其中除数是依据第一频率与第二频率的比值而设定；比较输入数据信号与除频信号，藉以产生相位指示信号以指示输入数据信号与除频信号之间的相位差；基于具有第一频率的相位指示信号与具有第二频率的相位内插信号产生并调整控制信号；以及将输入数据信号转换为并行数据信号。

在本发明一实施例中，时脉与数据恢复方法还包括以下步骤：当输入数据信号的第一频率改变时，依据改变后的第一频率与未改变的第二频率的比值调整除数。

在本发明一实施例中，基于具有第一频率的相位指示信号与具有第二频率的相位内插信号产生并调整控制信号的步骤包括：当相位指示信号为相位领先信号时，在相位领先信号的致能期间内，随着相位内插信号的每一脉冲步阶地提高控制信号的信号准位，其中信号准位的每一步阶大小是依据相位内插信号在致能期间内的脉冲数量所决定。

在本发明一实施例中，基于具有第一频率的相位指示信号与具有第二频率的相位内插信号产生并调整控制信号的步骤包括：当相位指示信号为相位落后信号时，在相位落后信号的致能期间内，随着相位内插信号的每一脉冲步阶地降低控制信号的信号准位，其中信号准位的每一步阶大小是依据相位内插信号在致能期间内的脉冲数量所决定。

基于上述，本发明实施例提出一种时脉与数据恢复电路及时脉与数据恢复方法。通过在时脉与数据恢复电路中应用除数可控除频器的架构，设计者可以在不需额外考量输入数据信号的频率的前提下，将相位内插器的工作频率设计在具有最高线性度的频率上。由于时脉与数据恢复电路的线性度主要受到相位内插器的特性影响，故本发明实施例的时脉与数据恢复电路可在不需牺牲线性度特性的前提下，实现较宽的操作频率范围的特性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图附图作详细说明如下。

附图说明

图1为本发明一实施例的时脉与数据恢复电路的示意图；

图2A为本发明一实施例的时脉与数据恢复电路的信号波形示意图；

图2B为本发明另一实施例的时脉与数据恢复电路的信号波形示意图；

图3为本发明一实施例的时脉与数据恢复方法的步骤流程图。

附图标记说明：

100：时脉与数据恢复电路；

110：相位检测器；

120：相位内插器；

130：有限状态机；

140：除数可控除频器；

150：锁相回路；

160：解串行器；

D_IN：输入数据信号；

D_OUT：并行数据信号；

DN：相位领先信号；

F1：第一频率；

F2：第二频率；

FE：控制信号的下降沿；

RE：控制信号的上升沿；

S310～S360：步骤；

S_C：控制信号；

S_IND：相位指示信号；

S_I：第一时脉信号；

S_PI：相位内插信号；

S_PI’：除频信号；

S_Q：第二时脉信号；

t1、t2、t3、t4：期间；

t_PI、t_PI’：周期；

UP：相位落后信号；

V_H：最大信号准位；

V_L：参考信号准位；

V_U：单位信号准位。

具体实施方式

为了使本发明的内容可以被更容易明了，以下特举实施例做为本发明确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤，是代表相同或类似部件。

图1为本发明一实施例的时脉与数据恢复电路的示意图。在本实施例中，时脉与数据恢复电路100可被配置在接收机(receiver)中，并且用以恢复从发射机接收的输入数据的时脉。请参照图1，时脉与数据恢复电路100包括相位检测器110、相位内插器120、有限状态机(finite state machine，简称：FSM)130、除数可控除频器140、锁相回路(phase locked loop，简称：PLL)150以及解串行器160。

相位检测器110用以比较输入数据信号D_IN与由除数可控除频器140所输出的除频信号S_PI’，并且据以产生指示输入数据信号D_IN与除频信号S_PI’的相位差的相位指示信号S_IND。相位检测器110可通过取样输入数据信号D_IN与除频信号S_PI’于接近上升沿或下降沿的电压，并且比较取样到的电压来判断输入数据信号D_IN的相位是领先或落后于除频信号S_PI’的相位，从而决定输入数据信号D_IN与除频信号S_PI’之间的相位差。举例来说，当输入数据信号D_IN的相位领先于除频信号S_PI’的相位时，相位检测器110会产生相位领先信号DN以作为相位指示信号S_IND。当输入数据信号D_IN的相位落后于除频信号S_PI’的相位时，相位检测器110则会产生相位落后信号UP以作为相位指示信号S_IND。

在本实施例中，相位检测器110工作在第一频率F1，其表示相位检测器110所接收到的信号(即，输入数据信号D_IN与除频信号S_PI’)为第一频率F1的信号。更进一步地说，相位检测器110的工作频率是可根据输入数据信号D_IN而对应选择。

此外，相位检测器110从除数可控除频器140所接收到的信号可被视为一恢复后的时脉。相位检测器110会进一步地将恢复后的时脉与输入数据信号D_IN提供给解串行器160。

相位内插器120耦接有限状态机130、除数可控除频器140以及锁相回路150。相位内插器120接收由锁相回路150所输出的第一时脉信号S_I与第二时脉信号S_Q，并且依据有限状态机130所输出的控制信号S_C对第一时脉信号S_I与第二时脉信号S_Q进行内插运算，藉以产生相位内插信号S_PI。

在本实施例中，相位内插器120工作在第二频率F2，其表示相位内插器120所接收到的信号(即，第一时脉信号S_I与第二时脉信号S_Q)与所产生的信号(即，相位内插信号S_PI)皆为第二频率F2。更进一步地说，相位内插器120的工作频率是可根据其线性度的最佳化考量而选择。在实际应用中，由于相位检测器110的工作频率是依据输入数据信号D_IN的频率而选择并且相位内插器120的工作频率是依据其线性度最佳化考量而选择，因此所述第二频率F2通常会大于第一频率F1。

有限状态机130耦接相位检测器110并且基于具有第一频率F1的相位指示信号S-IND与具有第二频率F2的相位内插信号S_PI产生控制信号S_C，藉以控制相位内插器120的内插运算。

除数可控除频器140耦接相位检测器110与相位内插器120。除数可控除频器140是用以基于除数N而对具有第二频率F2的相位内插信号S_PI进行除频，藉以产生具有第一频率F1的除频信号S_PI’。在本实施例中，除数N是依据第一频率F1与第二频率F2的比值而设定。举例来说，若第一频率F1为2.5GHz，并且第二频率F2为40GHz，则除数N会被设定为16。

锁相回路150耦接相位内插器120并且产生第一时脉信号S_I与第二时脉信号S_Q，其中第一时脉信号S_I为同相信号，而第二时脉信号S_Q为频率与第一时脉信号S_I相同的正交信号，并且第一时脉信号S_I与第二时脉信号S_Q的相位相互正交。换言之，第一时脉信号S_I与第二时脉信号S_Q之间具有90度的相位差。

解串行器160耦接相位检测器110并且依据恢复后的时脉(即，除频信号S_PI’)将输入数据信号D_IN转换为并行数据信号D_OUT。

在本实施例的时脉与数据恢复电路100的设计中，由于除数可控除频器140的除数N是可依据第一频率F1与第二频率F2的比值而设定，并且除数可控除频器140是将第二频率F2除频转换为第一频率F1，因此相位内插器120是可以不需考量输入数据信号D_IN的频率而设计在具有最高线性度的频 率上。换言之，相位内插器120的工作频率不需随着输入数据信号D_IN的第一频率F1的改变而变动。

另一方面，在现有的作法中，传统的有限状态机通常会基于两个具有相同频率的参考信号来产生控制信号。然而，在本发明的实施例中，有限状态机130可基于两不同频率的参考信号来产生控制信号S_C，使得相位内插器120的工作频率可以固定在维持最佳线性度的频率，而不需要随着输入数据信号D_IN的频率调整。有限状态机130的具体运作会在后续实施例进一步描述。

据此，由于时脉与数据恢复电路100的线性度主要受到相位内插器120的特性影响，故本发明实施例的时脉与数据恢复电路100可在不需牺牲线性度特性的前提下，实现较宽的工作频率范围的特性。

底下以图2A与图2B实施例来进一步说明本案的有限状态机130的具体运作。图2A为本发明一实施例的时脉与数据恢复电路的信号波形示意图。图2B为本发明另一实施例的时脉与数据恢复电路的信号波形示意图。

请同时参照图1与图2A，于此假设第二频率F2为第一频率F1的16倍(即，除数N等于16)以使线性度可被最佳化。以相位指示信号S_IND、相位内插信号S_PI及控制信号S_C于期间t1内的波形来看，相位领先信号DN会于期间t1内致能(上拉至高准位)，其表示此时输入数据信号D_IN的相位落后于除频信号S_PI’/相位内插信号S_PI的相位。

在期间t1内，有限状态机130会随着相位内插信号S_PI的每一脉冲步阶地提升控制信号S_C的信号准位。举例来说，控制信号S_C的信号准位会在相位内插信号S_PI的周期t_PI内从参考信号准位V_L上升一单位信号准位V_U，接着在相位内插信号S_PI的下一周期再次上升一单位信号准位V_U，直到控制信号S_C的信号准位达到最大信号准位V_H。据此，控制信号S_C的信号准位即会在相位领先信号DN的脉冲期间内从参考信号准位V_L提升至最大信号准位V_H，藉以构成控制信号S_C波形中的上升沿RE。

另一方面，以相位指示信号S_IND、相位内插信号S_PI及控制信号S_C于期间t2内的波形来看，相位领先信号DN会于期间t2内禁能(下拉至低准位)而相位落后信号UP则会于期间t2内致能，其表示此时输入数据信号D_IN的相位领先于除频信号S_PI’/相位内插信号S_PI的相位。

在期间t2内，有限状态机130会随着相位内插信号S_PI的每一脉冲步阶 地降低控制信号S_C的信号准位。举例来说，控制信号S_C的信号准位会在相位内插信号S_PI的周期t_PI’内从最大信号准位V_H降低一单位信号准位V_U，接着在相位内插信号S_PI的下一周期再次降低一单位信号准位V_U，直到控制信号S_C的信号准位降至参考信号准位V_L。据此，控制信号S_C的信号准位即会在相位落后信号UP的脉冲期间内从最大信号准位V_H降低至参考信号准位V_L，藉以构成控制信号S_C波形中的下降沿FE。

在本实施例中，每一步阶的信号准位大小(即，单位信号准位V_U大小)是依据相位内插信号S_PI在相位领先信号DN/相位落后信号UP的脉冲期间内的脉冲数量所决定。由于本实施例是假设第二频率F2为第一频率F1的16倍，因此在相位领先信号DN/相位落后信号UP的脉冲期间内，相位内插信号S_PI会发生有16个脉冲，使得单位信号准位V_U的大小可以利用(V_H-V_L)/16计算出。

请同时参照图1与图2B，图2B所绘示的有限状态机130的运作大致与前述图2A实施例相似。两者间的主要差异在于本实施例是假设第二频率F2为第一频率F1的8倍(即，除数N等于8)时可具有最佳的线性度。

以控制信号S_C的整体波形来看，上升沿RE与下降沿FE分别形成于相位领先信号DN的脉冲期间t3与相位落后信号UP的脉冲期间t4。由此可知，即使输入数据信号D_IN的频率变为前述实施例的两倍，有限状态机130仍可产生对应的控制信号S_C，使得相位内插器120进行内插运算。亦即，当输入数据信号D_IN的频率改变时，设计者仅需将除数可控除频器140的除数N调整至符合相位检测器110的工作频率需求即可，而不需要再调整相位内插器120的工作频率。

图3为本发明一实施例的时脉与数据恢复方法的步骤流程图。请参照图3，在步骤S310中，相位检测器110接收输入数据信号D_IN，并且相位内插器120接收第一时脉信号S_I与第二时脉信号S_Q。在本实施例中，相位检测器110是工作在第一频率F1，并且相位内插器120是工作在第二频率F2。

在步骤S320中，相位内叉器120依据控制信号S_C对第一时脉信号S_I与第二时脉信号S_Q进行内插运算，藉以产生相位内插信号S_PI。在相位内插信号S_PI产生后，在步骤S330中，除数可控除频器140会基于除数N对具有第二频率F2的相位内插信号S_PI进行除频，藉以产生具有第一频率F1的除频信 号S_PI’。在本实施例中，除数N是依据第一频率F1与第二频率F2的比值而设定。

在步骤S340中，相位检测器110会比较输入数据信号D_IN与除频信号S_PI’，藉以产生用以指示输入数据信号D_IN与除频信号S_PI’之间的相位差的相位指示信号S_IND。据此，在步骤S350中，有限状态机130即可基于具有第一频率F1的相位指示信号S_IND与俱有第二频率F2的相位内插信号S_PI产生并调整控制信号S_C。在步骤S360中，解串行器160会基于恢复后的时脉将输入数据信号D_IN转换为并行数据信号D_OUT，并且将并行数据信号D_OUT传输给后端电路。

除此之外，于本领域具有通常知识者可基于前述图1至图2B实施例，而获得有关于图3所述的时脉与数据恢复方法的充足教示，故于此不再重复赘述。

综上所述，本发明实施例提出一种时脉与数据恢复电路及时脉与数据恢复方法。通过在时脉与数据恢复电路中应用除数可控除频器的架构，设计者可以在不需额外考量输入数据信号的频率的前提下，将相位内插器的工作频率设计在具有最高线性度的频率上。由于时脉与数据恢复电路的线性度主要受到相位内插器的特性影响，故本发明实施例的时脉与数据恢复电路可在不需牺牲线性度特性的前提下，实现较宽的操作频率范围的特性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。