用于为高速串行化器/解串器生成准确时钟相位信号的电路的制作方法

领域

本发明涉及电子电路，尤其涉及用于为高速SERDES生成准确时钟相位信号的电子电路。

背景技术：

电子系统中对高速串行通信链路的使用持续增长。高速串行通信链路可根据各种标准(诸如通用串行总线(USB)、高清多媒体接口(HDMI)、串行高级技术附连(SATA)、以及高速外围组件互连(PCIe)接口)来操作。串行化器/解串器(SERDES)被用于从串行通信链路进行传送和接收。SERDES一般使用多个时钟信号来执行其功能。SERDES可以使用例如间隔四分之一个时钟周期的四个时钟信号。若时钟信号不具有准确的关系，那么SERDES的性能可能被降级。例如，时钟信号间失配的定时可能引起接收到的数据中的差错。

概述

在一方面，提供了用于生成具有准确定时关系的四个时钟信号的电路。所述电路包括：电流模式逻辑(CML)到互补金属氧化物半导体(CMOS)转换器，其配置成将CML时钟信号差分对转换成CMOS时钟信号差分对，其中CML到CMOS转换器包括占空比校正功能，该功能控制CMOS时钟信号差分对的占空比(期间信号为高的时钟周期的分数)；延迟锁相环模块，其配置成从CMOS时钟信号差分对产生四个时钟信号；以及校准模块，其配置成控制延迟锁相环模块的延迟并且控制CML到CMOS转换器的占空比校正以调节四个时钟信号的定时关系。

在一方面，提供了用于生成具有准确定时关系的四个时钟信号的方法。该方法包括：将CML时钟信号差分对的逻辑电平转换成CMOS时钟信号差分对，包括调节CMOS时钟信号差分对的占空比；延迟CMOS时钟信号差分对中的每个信号以产生经延迟的时钟信号；组合CMOS时钟信号差分对和经延迟的时钟信号以产生四个时钟信号；以及校准CMOS时钟信号差分对的占空比调节以及经延迟的时钟信号的延迟以调节四个时钟信号的定时关系。

在一方面，提供了用于生成具有准确定时关系的四个时钟信号的设备。该设备包括：用于将CML时钟信号差分对转换成CMOS时钟信号差分对的装置，该装置包括控制CMOS时钟信号差分对的占空比的占空比校正功能；用于从CMOS时钟信号差分对产生四个时钟信号的装置，该产生包括延迟CMOS时钟信号差分对中的每个信号；以及用于校准四个时钟信号的定时关系的装置，该校准包括控制延迟CMOS时钟信号差分对中的每个信号的延迟以及控制占空比校正功能。

本发明的其它特征和优点将从通过示例解说本发明的诸方面的以下描述而变得明了。

附图简述

本发明的细节(就其结构和操作两者而言)可通过研究所附的附图来部分收集，其中类似的附图标记指代类似的部分，并且其中：

图1是解串器的功能框图；

图2是先前的解串器的功能框图；

图3是根据本文所公开的实施例的解串器的功能框图；

图4是根据本文所公开的实施例的可以被用来实现图3的解串器的延迟锁相环模块和校准模块的电路的功能框图；

图5是解说图4的电路的操作的波形图；

图6是根据本文所公开的实施例的延迟单元的示意图；

图7是解说图6的延迟单元的操作的波形图；

图8是根据本文所公开的实施例的CML到CMOS转换器的示意图；

图9是根据本文所公开的实施例的比较器的示意图；以及

图10是根据本文所公开的实施例的用于生成具有准确定时关系的四个时钟信号的过程的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为对各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以简化形式示出公知的结构和组件从而避免湮没此类概念。

图1是解串器(也被称为时钟和数据恢复电路或CDR)的功能框图。该解串器是“半速率”设计，其中用于该解串器中的时钟信号的频率是数据率的一半。解串器接收包含数据的串行流的串行数据信号RX。串行数据流中的每个比特跨越可被称为比特时间的时间区间。解串器操作用于从串行数据信号中恢复数据并且恢复指示数据的定时的时钟信号。

解串器包括可以调节接收到的信号的振幅的可变增益放大器102。可变增益放大器102的输出由均衡器104接收，该均衡器104可以均衡接收到的信号以补偿取决于频率的损耗。采样器模块111以每比特时间两次(每时钟周期四次)来对经放大和均衡的信号进行采样。采样的定时是基于接收自相位内插器121的时钟信号的。

相位内插器121产生名义上间隔90度(四分之一个时钟周期)的四个时钟信号。时钟信号根据它们的相对定时可以被称为0、90、180、270度时钟信号。相位内插器121通过在同相和正交时钟信号(例如，接收自锁相环)之间进行内插来产生时钟信号。同相(I)和正交(Q)时钟信号是正交时钟信号从同相时钟信号移位90度的各差分信号。

解串器使用环路滤波器131以供定时恢复。环路滤波器131提供控制相位内插器121的相位的数字信号。环路滤波器131操作以将0度和180度时钟信号放置在接收到的数据的比特时间的中心，以及将90度和270度时钟信号放置在接收到的数据的比特时间的边沿。0度和180度时钟信号可以随后被用来对接收到的数据信号进行采样以产生恢复的数据。90度和270度时钟信号也可以被用来对接收到的数据信号进行采样。所有的采样可以被环路滤波器131用于定时恢复。

数据解串器模块141将来自采样器模块111的数据采样从串行格式转换成并行格式。例如，数据解串器模块241可以组合使用0度和180度时钟信号采样的接收到的数据信号的五组采样以产生10比特并行输出(DATA)。

图2是先前的解串器的功能框图。图2的解串器与图1的解串器类似，其中除了所描述的区别以外，类似标记的要素以类似的方式进行操作。

图2的解串器包括多相滤波器220来对同相和正交时钟信号进行滤波，并且改进时钟相位的相对定时。两个相位内插器221、222内插来自多相滤波器的信号。相位内插器内插成间隔90度的相位并且由数字环路滤波器231控制。每个相位内插器产生一输出信号差分对。来自第一相位内插器221的输出信号差分对被用来产生0度和180度时钟信号。来自第二相位内插器222的输出信号差分对被用来产生90度和270度时钟信号。环路滤波器231和数据解串器模块241可以类似于环路滤波器131和数据解串器模块141进行操作。

多相滤波器和相位内插器使用电流模式逻辑(CML)。每个相位内插器后跟随将来自相位内插器的CML时钟信号转换成CMOS时钟信号的CML到CMOS转换器225、226。CML信号是具有小于相关联的电源电压的电压摆幅的差分信号。CMOS信号一般具有等于相关联的电源电压的电压摆幅(也被称为轨对轨)。CMOS时钟信号被用于采样器模块211中以对接收到的数据信号进行采样。

CMOS时钟信号之间的相位误差的来源包括两个相位内插器中的失配、同相和正交时钟信号中的失配(这可以通过多相滤波器来实质降低，但仅在窄频带上)，以及CML到CMOS转换器中的失配和偏斜。附加地，相位内插器和CML到CMOS转换器可以占据大量集成电路面积并且具有高功耗。多相滤波器可通过衰减同相和正交时钟信号来加剧这一问题。

图3是根据本文所公开的实施例的解串器的功能框图。图3的解串器与图1的解串器类似，其中除了所描述的区别以外，类似标记的要素以类似的方式进行操作。与图2的解串器相反，图3的解串器不使用多相滤波器执行时钟相位信号生成，而仅使用一个相位内插器(以及仅使用一个CML到CMOS转换器)。

解串器使用相位内插器321来产生从同相和正交时钟信号内插而来的CML时钟信号差分对。信号差分对的分量信号可以被称为正信号和负信号。在图3的实施例中，在同相和正交时钟信号与相位内插器之间没有多相滤波器，由此解串器可以在宽频范围上操作。相位内插器321基于来自环路滤波器331的相位控制信号内插到一相位。相位内插器321接收并产生CML信号。CML到CMOS转换器325将来自相位内插器321的CML时钟信号差分对转换成CMOS时钟信号差分对(互补)CML到CMOS转换器325包括占空比校正(DCC)功能。占空比校正功能被用于调节CMOS时钟信号差分对，使得该信号的边沿间隔180度。

延迟锁相环(DLL)模块355从CML到CMOS转换器325接收CMOS时钟信号差分对，并且使用延迟单元(或延迟线)来产生0、90、180和270度时钟信号(Φ0,Φ90,Φ180,Φ270)。这些0、90、180和270度时钟信号由采样器模块311用于定时。在接收到的数据信号在采样器模块311中被采样之前，其可以由可变增益放大器302放大且由均衡器304进行均衡。在接收到的数据信号被采样之后，数据解串器模块341可以将采样从串行格式转换成并行格式。相应地，这些0、90、180和270度时钟信号可以被称为采样时钟信号。DLL模块355还产生了指示0、90、180和270度时钟信号的相对定时中的误差的误差信号(Errors)。

校准模块359从DLL模块355接收误差信号。校准模块359评估误差信号且为CML到CMOS转换器325和为DLL模块355产生控制信号。来自校准模块359去往CML到CMOS转换器325的DCC控制信号(DCC_code)被用来调节占空比校正。去往DLL模块355的延迟控制信号(Delay_code)被用来调节延迟单元的延迟。在各种实施例中，校准模块359可以产生多个DCC控制信号并且可以产生多个延迟控制信号。

图3的解串器可具有多个优于现有解串器的益处。解串器可以使用校准模块359来改进采样时钟信号的定时并且藉此改进解串器的性能，例如改进解串器的定时余裕。校准模块359可以校正来自PLL的同相和正交时钟信号之间的失配，校正来自PLL的时钟信号中的占空比误差，以及校正电路失配和随工艺、电压和温度的变化。图3的解串器中不存在多相滤波器可以允许解串器在宽范围的数据率上进行操作。

附加地，图3的解串器也比现有解串器占据更少的集成电路面积且消耗更少的功率。进一步，校准模块359数字化地进行操作并且允许解串器具有更少的关键模拟电路，这可以改进制造并且简化了将设计转移到新工艺技术。附加地，校准模块359可以通过保存数字控制值和在启动时重载这些值来提供快速启动。

图4是根据本文所公开的实施例的可以被用来实现图3的解串器的DLL模块和校准模块的电路的功能框图。电路从CML到CMOS转换器325接收差分CMOS时钟信号对(正时钟信号“Clock”和负时钟信号“Clockb”)。正时钟信号由第一延迟单元411延迟以产生经延迟的正时钟信号“Clock_del”。负时钟信号由第二延迟单元412延迟以产生经延迟的负时钟信号“Clockb_del”。延迟单元的延迟由校准模块调节以具有四分之一个时钟周期的延迟。

逻辑电路系统420逻辑组合正时钟信号、负时钟信号、经延迟的正时钟信号和经延迟的负时钟信号以产生四个四分时钟信号。正时钟信号通过第一与门421与经延迟的正时钟信号的补进行与运算以产生第一四分时钟信号“Q1”。经延迟的正时钟信号通过第二与门422与负时钟信号的补进行与运算以产生第二四分时钟信号“Q2”。负时钟信号通过第三与门423与经延迟的负时钟信号的补进行与运算以产生第三四分时钟信号“Q3”。经延迟的负时钟信号通过第四与门424与正时钟信号的补进行与运算以产生第四四分时钟信号“Q4”。

四分时钟信号对于四分之一个时钟周期为高(活跃)，且对于剩余的时钟周期为低。第一四分时钟信号对于第一四分之一时钟周期为高。第二四分时钟信号从第一四分时钟信号延迟达四分之一个时钟周期。第三四分时钟信号从第二四分时钟信号延迟达四分之一个时钟周期。第四四分时钟信号从第三四分时钟信号延迟达四分之一个时钟周期。这些定时关系是校准之后的，并且在定时关系中可能存在小误差(例如，1％)。

两个置位-复位锁存器基于诸四分时钟信号产生了0、90、180和270度时钟信号。第一置位-复位锁存器461具有连接到第一四分时钟信号的置位输入(S)，并且由该第一四分时钟信号置位，以及具有连接到第三四分时钟信号的复位输入(R)，并且由该第三四分时钟信号复位。第一置位-复位锁存器461的真输出(Q)提供了0度时钟信号，并且补输出提供了180度时钟信号。第二置位-复位锁存器462具有连接到第二四分时钟信号的置位输入(S)，并且由该第二四分时钟信号置位，并且具有连接到第四四分时钟信号的复位输入(R)，并且由该第四四分时钟信号复位。第二置位-复位锁存器462的真输出(Q)提供了90度时钟信号，并且补输出提供了270度时钟信号。置位-复位锁存器具有小延迟，并且延迟中的失配也会是小的。由此，四分时钟信号的校准将会导致0、90、180、270度时钟信号的准确校准。

图5是解说图4的电路的操作的波形图。在时间501处，正时钟信号上升，且负时钟信号下降。在时间501之后不久，第一四分时钟信号上升且第四四分时钟信号下降。在此之后不久，基于第一置位-复位锁存器461由第一四分时钟信号置位，0度时钟信号上升且180度时钟信号下降。从正时钟信号的转变到第一四分时钟信号和第二四分时钟信号的转变的延迟用于逻辑电路系统420的切换。从第一四分时钟信号的转变到0度和180度时钟信号的转变的延迟用于第一置位-复位锁存器461的切换。

在时间502处，经延迟的负时钟信号下降。负时钟信号的下降和经延迟的负时钟信号的下降之间的延迟是第二延迟单元412的延迟。因为经延迟的负时钟信号的下降不引起0、90、180或270度时钟信号的转变，所以该延迟对于电路的性能不是关键的。

在时间503处，经延迟的正时钟信号上升。正时钟信号的上升和经延迟的正时钟信号的上升之间的延迟是第一延迟单元411的受控延迟。在时间503之后不久，第一四分时钟信号下降且第四四分时钟信号上升。在此之后不久，基于第一置位-复位锁存器462由第一四分时钟信号置位，90度时钟信号上升且270度时钟信号下降。从经延迟正时钟信号的转变到第一四分时钟信号和第二四分时钟信号的转变的延迟用于逻辑电路系统420的切换。从第二四分时钟信号的转变到90度和270度时钟信号的转变的延迟用于第二置位-复位锁存器462的切换。

在时间505处，正时钟信号下降，且负时钟信号上升。在时间505之后不久，第二四分时钟信号下降且第三四分时钟信号上升。在此之后不久，基于第一置位-复位锁存器461由第三四分时钟信号复位，0度时钟信号下降且180度时钟信号上升。从负时钟信号的转变到第二四分时钟信号和第三四分时钟信号的转变的延迟用于逻辑电路系统420的切换。从第三四分时钟信号的转变到0度和180度时钟信号的转变的延迟用于第一置位-复位锁存器461的切换。

在时间506处，经延迟的正时钟信号下降。正时钟信号的下降和经延迟的正时钟信号的下降之间的延迟是第一延迟单元411的延迟。因为经延迟的正时钟信号的下降不引起0、90、180或270度时钟信号的转变，所以该延迟对于电路的性能不是关键的。

在时间507处，经延迟的负时钟信号上升。负时钟信号的上升和经延迟的负时钟信号的上升之间的延迟是第二延迟单元412的受控延迟。在时间507之后不久，第三四分时钟信号下降且第四四分时钟信号上升。在此之后不久，基于第二置位-复位锁存器462由第四四分时钟信号复位，90度时钟信号下降且270度时钟信号上升。从经延迟负时钟信号的转变到第三四分时钟信号和第四四分时钟信号的转变的延迟用于逻辑电路系统420的切换。从第四四分时钟信号的转变到90度和270度时钟信号的转变的延迟用于第二置位-复位锁存器462的切换。

在时间509处，正时钟信号再次上升，且负时钟信号再次下降。另一时钟周期开始并且重复针对时间501所描述的转变。

从0度时钟信号到90度时钟信号的时间延迟被称为距离A(TA)；从90度时钟信号到180度时钟信号的时间延迟被称为距离B(TB)；从180度时钟信号到270度时钟信号的时间延迟被称为距离C(TC)；并且从270度时钟信号到(下一时钟周期的)0度时钟信号的时间延迟被称为距离D(TD)。

返回图4，使用三个比较器和三个积分器的三个控制环路提供了时钟相位信号的校准。这些控制环路使用经低通滤波版本的四分时钟信号。第一低通滤波器431将第一四分时钟信号滤波；第二低通滤波器432将第二四分时钟信号滤波；第三低通滤波器433将第三四分时钟信号滤波；以及第四低通滤波器434将第四四分时钟信号滤波。图4的实施例中的低通滤波器使用电阻器-电容器(RC)滤波器。经低通滤波的四分时钟信号将会是电源电压的约四分之一；例如，当具有1V电源时，经低通滤波的信号将会约为250mV。

第一控制环路调节第一延迟单元411的延迟。第一控制环路包括第一比较器441和第一积分器451。第一比较器441比较经低通滤波的第一四分时钟信号和经低通滤波的第二四分时钟信号。经低通滤波的第一四分时钟信号与定时距离A(图5中的TA)成比例。经低通滤波的第二四分时钟信号与定时距离B(图5中的TB)成比例。来自第一比较器441的结果指示了经低通滤波的第一四分时钟信号是否大于经低通滤波的第二四分时钟信号，这指示了定时距离A是否大于定时距离B。

第一积分器451将来自第一比较器441的比较信号解译为有符号的误差信号(例如，+1、-1)并且对误差信号进行积分以为第一延迟单元411产生延迟控制Delay_code_1。因为第一延迟单元411在第一四分时钟信号结束且第二四分时钟信号开始时通过第一比较器441、第一积分器451调节第一控制环路，并且第一延迟单元411调节延迟以使得定时距离A和定时距离B相等。

第二控制环路调节第二延迟单元412的延迟。第二控制环路包括第二比较器442和第二积分器452。第二比较器442比较经低通滤波的第三四分时钟信号和经低通滤波的第四四分时钟信号。经低通滤波的第三四分时钟信号与定时距离C(图5中的TC)成比例。经低通滤波的第四四分时钟信号与定时距离D(图5中的TD)成比例。来自第二比较器442的结果指示了经低通滤波的第三四分时钟信号是否大于经低通滤波的第四四分时钟信号，这指示了定时距离C是否大于定时距离D。

第二积分器452将来自第二比较器442的比较信号解译为有符号的误差信号并且对误差信号进行积分以为第二延迟单元412产生延迟控制Delay_code_2。因为第二延迟单元412在第三四分时钟信号结束且第四四分时钟信号开始时通过第二比较器442、第二积分器452调节第二控制环路，并且第二延迟单元412调节延迟以使得定时距离C和定时距离D相等。

第三控制环路调节CML到CMOS转换器325的DCC。第三控制环路包括第三比较器443和第三积分器453。第三比较器443比较经低通滤波的第二四分时钟信号和经低通滤波的第四四分时钟信号。经低通滤波的第二四分时钟信号与定时距离B(图5中的TB)成比例。经低通滤波的第四四分时钟信号与定时距离D(图5中的TD)成比例。来自第三比较器443的结果指示了经低通滤波的第二四分时钟信号是否大于经低通滤波的第四四分时钟信号，这指示了定时距离B是否大于定时距离D。

第三积分器453将来自第三比较器的比较信号解译为有符号的误差信号，并且对误差信号进行积分以产生DCC控制信号(DCC_code)，从而调节来自CML到CMOS转换器325的CMOS时钟信号差分对(Clock,Clockb)的占空比。因为CML到CMOS转换器325的DCC控制在第三四分时钟信号开始(当第二四分时钟信号结束)时且在第一四分时钟信号开始(当第四四分时钟信号结束时)时通过第三比较器443、第三积分器453调节第三控制环路，并且CML到CMOS转换器325调节占空比以使得定时距离B和定时距离D相等。

第一控制环路工作以使得定时距离A等于定时距离B；第二控制环路工作以使得定时距离C等于定时距离D；并且第三控制环路工作以使得定时距离B等于定时距离D。通过递等，控制环路组合以使得所有定时距离相等。因为，四个定时距离的总和等于一个时钟周期，所以每个定时距离等于四分之一个时钟周期。由此，这四个时钟信号会具有90度的相对相位。

比较器431、432、433由校准时钟信号Cal_clock来进行时钟定时。比较器在校准时钟信号的每个循环上比较它们各自的输入信号。积分器451、452、453也由校准时钟信号进行时钟定时。积分器对来自比较器的误差信号进行积分并可以在校准时钟信号的每个循环上更新它们各自的控制输出。在接收10GHz数据率的解串器中，校准控制信号可以是例如19.2MHz的信号。也可使用其它频率。因为校准工作以追踪缓慢改变的效果(诸如，温度)，执行校准的速率不需要很高。附加地，校准时钟信号可以与CML时钟信号差分对(以及其他时钟信号)异步。

图4的电路所提供的CML到CMOS转换器325和DLL与数字校准循环模块可以从输入时钟信号差分对生成具有准确定时关系的四个时钟相位信号。除了在解串器中使用之外，相同或类似的电路可以用于其他应用中，例如用于串行化器或时间交织模数转换器中。

图6是根据本文所公开的实施例的延迟单元的示意图。延迟单元可以被用作图4的电路的延迟单元411、412。延迟单元使用受控电容器的单个延迟级充电和放电来产生其延迟。延迟级包括驱动延迟单元的输出Clock_del的反相器631。

延迟单元的输入Clock_in连接到p沟道晶体管611的栅极。p沟道晶体管611可以充当开关并且可以被称为开关。p沟道晶体管611的源极连接到电源电压，且p沟道晶体管611的漏极连接到延迟单元的中点Mid。中点连接到反相器631的输入。电流模式数模转换器621从延迟单元的中点汲取电流。电容器625也可被包括在延迟单元中。在一些实施例中，电容器由延迟单元的其他元件的电容(可以称之为寄生电容)提供(例如，反相器631的输入电容、p沟道晶体管611的源极电容、电流模式DAC 621的输出电容和中点节点的线缆的电容)。

图7是解说图6的延迟单元的操作的波形图。当对于延迟单元的输入切换为高时(时间701)，p沟道晶体管611截止且电流模式DAC 621将中点拉为低。当中点放电到反相器631的阈值以下时(时间702)，输出切换为高。

将中点放电的延迟取决于电流模式DAC 621汲取的电流和中点上的电容而变化。对于低到高转变的通过延迟单元的延迟相应地与由DAC汲取的电流成比例。电流模式DAC 621的电流由延迟控制信号DAC_code来设置。电流模式DAC 621也接收提供参考电流或电压的偏置电流信号(Bias)。在图4的DLL模块中，第一延迟单元411的DAC电流由来自第一积分器451的延迟控制信号设置，且第二延迟单元412的DAC电流由来自第二积分器452的延迟控制信号设置。在以10Gbps数据率操作的解串器中，DAC电流可被设置成使得延迟控制信号中一个LSB改变引起延迟中约1ps的改变。

当对于延迟单元的输入切换为低时(时间703)，p沟道晶体管611导通且将中点拉为高。由于来自p沟道晶体管611的电流，中点可以迅速切换为高。中点切换为高使得反相器631将延迟单元的输出切换为低。对于高到低转变，通过延迟单元的延迟可以相应地小。

对于上升转变和下降转变，图6的延迟单元可以具有不对称(不相等)的延迟。特别地，下降转变的延迟很大程度上取决于p沟道晶体管611的电流，且上升转变的延迟很大程度上取决于电流模式DAC 621的电流。在图4的电路中，针对下降转变的延迟单元411、412的延迟不是关键的。针对上升转变的延迟单元的延迟(其受到DAC电流控制)是用于调节时钟相位信号的定时的延迟。

图8是根据本文所公开的实施例的CML到CMOS转换器的示意图。CML到CMOS转换器可以用作图3的解串器中的CML到CMOS转换器325。图8的CML到CMOS转换器包括占空比校正功能。该占空比校正功能由DCC控制信号控制。图8的CML到CMOS转换器中的DCC控制信号使用有符号的幅值表示。DCC符号信号(DCC_sign及其补DCC_sign_b)控制占空比校正的方向，并且DCC幅值信号DCC_code控制占空比校正的量。DCC幅值信号可以是来自图4的校准模块的第三积分器453的经积分的误差信号，其中DCC符号信号是经积分的误差信号的符号。类似地，当图8的CML到CMOS转换器用作图3的解串器中的CML到CMOS转换器325时，DCC控制信号是DCC控制信号(DCC_code)。

CML到CMOS转换器接收一差分CML输入信号对(正输入信号INp和负输入信号INm)。当图8的CML到CMOS转换器用作图3的解串器中的CML到CMOS转换器325时，差分CML输入信号接收自相位内插器321。输入信号可以在前置放大器821中被放大。前置放大器821的输出由电容器831、851电容性地耦合(AC耦合)到自偏置放大器830、850。自偏置放大器830、850具有可调节DC点。调节自偏置放大器830、850的DC点有效地改变了阈值电平并且藉此改变了CML到CMOS转换器的占空比。

自偏置放大器830、850的输出由反相器缓冲以驱动CML到CMOS转换器的输出信号(CMOS时钟信号差分对Clock、Clockb)。当图8的CML到CMOS转换器被用作图3的解串器中的CML到CMOS转换器325时，输出信号是CMOS时钟信号差分对其被供应给DLL模块355。反相器841驱动来自第一自偏置放大器830的输出的CMOS时钟信号差分对的正信号。反相器842驱动来自第二自偏置放大器850的输出的CMOS时钟信号差分对的负信号。CML到CMOS转换器可包括在CMOS时钟信号差分对的正信号和副信号之间交叉耦合的反相器845和反相器846。

第一自偏置放大器830包括第一反相器835；第二自偏置放大器850包括第二反相器855。两个串联电阻器833、834从第一反相器835的输入耦合到第一反相器835的输出，两个串联电阻器853、854从第二反相器855的输入耦合到第二反相器855的输出。电流被供应到串联电阻器的中点或从串联电阻器的中点汲取电流以调节DC点和阈值电平。

偏置模块810调节自偏置放大器830、850的阈值电平。偏置模块810包括能够提供电流的两个电流模式DAC 811、812。偏置模块810包括能够汲取电流的两个电流模式DAC 813、814。替换地，可以使用具有多个输出的单个DAC或组合DAC。

在所解说的实施例中，电流模式DAC 811、812由p偏置信号BIASp偏置，而电流模式DAC13、814由n偏置信号BIASn偏置。偏置信号可以是电压或电流参考。由DAC提供或汲取的电流的电平由DCC幅值信号来控制。

偏置模块810包括四个开关以选择性地将电流模式DAC耦合到自偏置放大器830、850。当DCC符号信号为正时，第一开关815将电流模式DAC 811耦合到第一自偏置放大器830；当DCC符号信号为负时，第二开关816将电流模式DAC 812耦合到第二自偏置放大器850；当DCC符号信号为负时，第三开关817将电流模式DAC 813耦合到第一自偏置放大器830；以及当DCC符号信号为正时，第四开关818将电流模式DAC 814耦合到第二自偏置放大器850。可以例如用p沟道晶体管来实现第一开关815和第二开关816；可以例如用n沟道晶体管来实现第三开关817和第四开关818。

当偏置模块810将电流供应给第一自偏置放大器830以增加其阈值时，偏置模块810也从第二自偏置放大器850汲取电流以减小其阈值。这增加了CML到CMOS转换器的输出信号的占空比。当偏置模块810从第一自偏置放大器830汲取电流以减小其阈值时，偏置模块810也将电流供应给第二自偏置放大器850以增加其阈值。这减小了CML到CMOS转换器的输出信号的占空比。

图9是根据本文所公开的实施例的比较器的示意图。比较器可以被用作图4的电路中的比较器441、442、443。图9的比较器是具有自动调零的开关电容器型比较器。也可使用其它类型的比较器。比较器接收其比较的两个输入信号In1和In2。比较器产生指示哪个输入信号更大的输出信号Out。比较器由两个相位信号CK1、CK2来进行时钟定时。这两个时钟相位信号是非重叠的。比较器使用级联的反相器级来增加其增益。

在复位阶段期间，第一反相器923的输入和输出由开关925连接，并且第二反相器933的输入和输出由开关935连接。附加地，开关911将第一输入信号连接到第一电容器921的第一端子，该第一电容器921的第二端子连接到第一反相器923的输入。第二电容器931连接在第一反相器923的输出和第二反相器933的输入之间。复位阶段将第一电容器921和第二电容器931充电到零偏移误差电压。

在比较阶段期间，开关925、开关935和开关911被禁用，并且开关912将第二输入连接到第一电容器921的第一端子。当第二输入信号大于第一输入信号时，第一电容器921的第一节点上的电压将会在比较阶段期间增加。这通过第一电容器921引起了被放大的第一反相器923的输入上的电压的增加并且引起的第一反相器923的输出上的电压的更大幅度的减小。这通过第二电容器931引起了被放大的第二反相器933的输入上的电压的减小并且引起的第二反相器933的输出(比较器的输出)上的电压的仍旧更大幅度的增加。当第二输入信号小于第一输入信号时，发生了类似的但是互补的操作。

可以用例如n沟道晶体管实现开关911、912、925、935。这些开关也可以用p沟道晶体管或互补晶体管对来实现。

图9的比较器可以用小集成电路面积和低功耗来实现良好的准确度。例如，比较器可以实现约2.5mV的敏感度。对于10GHz解串器，2.5mV对应于时钟信号中约1ps变化。

图10是根据本文所公开的实施例的用于生成具有准确定时关系的四个时钟信号的过程的流程图。该过程可以例如使用图3的解串器、图4的电路、图6的延迟单元、图8的CML到CMOS转换器和图9的比较器来实现。

在步骤1010，该过程转换输入时钟信号的逻辑电平，同时调节经转换的时钟信号的占空比。图8的CML到CMOS转换器可以例如用于步骤1010以将CML时钟信号差分对转换成具有经校正占空比的CMOS时钟信号差分对。

在步骤1020中，该过程延迟经转换的时钟信号以产生经延迟的时钟信号。图6的两个延迟单元可以被用于例如执行步骤1020。

在步骤1030，该过程基于经转换的时钟信号和经延迟的时钟信号产生四个时钟信号。图4的逻辑电路系统420和置位-复位锁存器461、462可以例如被用来基于CMOS时钟信号差分对和经延迟的正和负时钟信号来产生四分时钟信号，并且随后基于这些四分时钟信号来产生0、90、180和270度时钟信号。

在步骤1040中，该过程通过调节步骤1020的占空比和步骤1030的延迟校准了四个时钟信号的定时关系。图4的三个控制环路可以例如被用来控制第一延迟单元411的延迟、第二延迟单元412的延迟和CML到CMOS转换器325的DCC。

可例如通过添加或更改步骤来修改图10的过程。例如，内插步骤可以内插来自同相和正交时钟信号的输入时钟信号。另外，诸步骤可被并发地执行。

虽然本发明的实施例在以上是针对特定实施例来描述的，但是本发明的许多变型是可能的，包括例如具有不同信号极性和晶体管类型的变型。附加地，可以使用不同于CML和CMOS的技术和信号电平。一些功能可以被删除；例如，CML到CMOS转换器在一个实施例中可以仅调节占空比而不进行电平转换。此外，被描述为由一个模块执行的功能可移动到另一个模块或者跨模块分布。其他变化可以产生不同数目的时钟信号，例如间隔45度的八个时钟信号。另外，各个实施例的特征可在与以上描述的不同的组合中进行组合。

提供前面对所公开的实施例的描述是为了使本领域任何技术人员皆能制作或使用本发明。对这些实施例的各种修改对本领域技术人员来说将是显而易见的，且本文所描述的一般原理可被应用于其它实施例而不背离本发明的精神或范围。因此，将理解本文给出的描述和附图表示本发明的当前优选实施例并且代表本发明所广泛地构想的主题。将进一步理解本发明的范围完全涵盖可对本领域技术人员显而易见的其它实施例，并且本发明的范围相应地除了所附权利要求之外不受任何限制。