模拟数字转换器、固态成像装置和电子设备的制作方法

本发明涉及将模拟信号转换成数字信号的模拟数字转换器以及分别包含有该模拟数字转换器的固态成像装置和电子设备。

背景技术：

对图像进行成像的固态成像装置的示例可以包括CCD(Charge Coupled Device：电荷耦合器件)图像传感器和CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)图像传感器。近年来，由于小型化等需求，CMOS图像传感器已经引人注意。

CMOS图像传感器包括AD(Aanalog to Digital：模拟至数字)转换部(以下，被称为AD转换部)。AD转换部对从进行光电转换的像素供给来的模拟电信号进行AD转换。由于处理高速化等需求，采用所谓的列并列型AD转换部作为CMOS图像传感器的AD转换部(例如，PTL 1)。

列并列型AD转换部能够针对每列地对从各行中布置的像素组的两个或以上(例如，全部)像素供给来的电信号进行AD转换。例如，在列并列型AD转换部中，与像素的列数相等数量的AD转换器(ADC)沿着行方向并排布置。各ADC被构造为对从相应列的像素供给来的电信号进行AD转换。

ADC的示例可以包括所谓的参考信号比较型ADC。参考信号比较型ADC包括比较器和计数器，并且将预定的参考信号与像素供给来的电信号进行比较以进行电信号的AD转换。在上述的PTL 1中，使用单斜率ADC作为参考信号比较型ADC。

在单斜率ADC中，比较器将电平以固定的梯度变化的参考信号(例如斜坡信号)与像素供给来的电信号进行比较。计数器计算直至参考信号与电信号在电平上彼此一致时参考信号的电平变化所需的时间。因此，电信号被转换成数字信号。

采样电容与比较器的对应的成对的差分输入端子串联连接。为了获得良好的ADC特性，在采样电容中，期望电容值的相对于输入信号的小波动(电容值的小偏置依赖性)。

与之相比，已经提出了梳状配线电容器(例如，PTL 2)，其中，成对的梳状配线线路彼此配合地相对配置并且使用相对的配线线路之间造成的寄生电容。梳状配线电容器的电容值的偏置依赖性小，并且可低成本地安装在半导体基板上。

引用列表

专利文献

PTL 1：公开号为2013-90305的日本待审查专利申请

PTL 2：公开号为2005-183739的日本待审查专利申请

技术实现要素：

信号的串扰特性是上述的列并列型AD转换部的一个重要性能指标。在列并列型AD转换部中，构成各个ADC的比较器之间(某一列中的ADC的比较器与相邻于这一列的列中的ADC的比较器之间)的串扰特性影响整个AD转换部的串扰特性。

使相邻比较器之间的串扰特性劣化的一个因素是发生在比较器之间以结合这两个比较器的寄生电容(耦合电容)。

在前面的PTL 1所述的列并列型ADC中，当将构成比较器的一部分的采样电容替换成例如在前面的PTL 2中所述的梳状配线电容器时，期望设计出在保持一定或以上电容值的同时具有可布置在像素阵列部的预定空间内的布局的电容器。

然而，近年来，例如已经提高了半导体工艺的精密度且已经减小了像素的尺寸。当在获得期望电容值的同时将器件设计为可布置在预定空间内时，可能出现下面的缺陷。换言之，在相邻的ADC之间，比较器的采样电容之间的对向面积(facing area)增大，这导致相邻ADC之间的大寄生电容。这造成如上所述的串扰特性的劣化。

ADC之间的串扰特性的劣化和AD转换部的串扰特性的劣化可以造成图像质量的劣化，例如，CMOS图像传感器拍摄的图像的混色、亮度的渗漏和缺陷像素的影响扩大。

因此，期望提供能够抑制信号串扰的模拟数字转换器、固态成像装置和电子设备。

根据本发明实施例的模拟数字转换器包括：比较器，具有成对的差分输入端；和第一电容器和第二电容器，设置在对应的所述差分输入端处。所述第一电容器包括彼此并排连接的多个第一子电容器，且所述第二电容器包括彼此并排连接的多个第二子电容器。所述多个第一子电容器和所述多个第二子电容器混合布置于多个列中的每一个列。

在根据本发明实施例的模拟数字转换器中，设置在所述比较器的对应的差分输入端的第一电容器和第二电容器分别包括彼此并排连接的多个第一子电容器和多个第二子电容器。所述第一子电容器和所述第二子电容器混合布置于多个列中的每一个列。与电容器针对每列线性地布置的情况相比，例如，即使第一子电容器和第二子电容器用于并排布置的状态，这也减小了相邻列的比较器之间电容器的对向面积。

根据本发明实施例的固态成像装置包括根据本发明实施例的上述模拟数字转换器。

根据本发明实施例的电子设备包括根据本发明实施例的上述模拟数字转换器。

根据本发明实施例的模拟数字转换器，所述第一电容器和所述第二电容器设置在所述比较器的对应的差分输入端，且所述第一电容器和所述第二电容器分别包括彼此并排连接的多个第一子电容器和多个第二子电容器。所述第一子电容器和所述第二子电容器混合布置于多个列中的每一个列。例如，即使第一子电容器和第二子电容器用于并排布置的状态，这也减小了相邻列的比较器之间电容器的对向面积。这能够抑制发生在相邻转换器之间的寄生电容。因此，能够抑制信号串扰。

根据本发明实施例的固态成像装置和电子设备，根据本发明实施例的上述模拟数字转换器的设置能够抑制发生在模拟数字转换器之间的信号串扰。因此，能够抑制被摄图像的劣化。

注意，上述的内容是本发明的示例。本发明实施例的效果不限于上述的效果，并且可以是上述效果以外的效果或还可以包括其它效果。

附图说明

图1是图示了根据本发明第一实施例的固态成像装置的整体构造的框图。

图2是图示了图1所示的像素阵列部的像素电路的示例的电路图。

图3是图示了图1所示的比较器的构造例的电路图。

图4是图示了图3所示的采样电容的布局的概况的示意图。

图5是在图4的IA-IA线的箭头方向上观察到的横截面图。

图6是图示了根据比较例的采样电容的布局的示意图。

图7是图示了图6所示的采样电容被用于列并列型AD转换部中的状态的示意图。

图8是图示了图6所示的采样电容的构造的概况的示意图。

图9是在图8的线A'-A'的箭头方向上观察到的横截面图。

图10是图示了实施例和比较例中各自信号的串扰量的特性图。

图11是图示了实施例和比较例中各自采样电容的电容值变化的特性图。

图12是用来说明图3所示的采样电容的第一构造例的示意图。

图13是用来说明第一和第二采样电容以及各电容的配线连接所用的端部的电路图。

图14是图示了根据第一构造例的采样电容的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。

图15A是图14所示的构造例中的在与图12的线IB-IB相对应的箭头方向上观察到的横截面图。

图15B是图14所示的构造例中的在与图12的线IC-IC相对应的箭头方向上观察到的横截面图。

图16是图示了根据第一构造例的变型例的采样电容的配线层(M1)至配线层(M3)的各自配线布局的平面示意图。

图17A是图16所示的构造例中的在与图12的线IB-IB相对应的箭头方向上观察到的横截面图。

图17B是图16所示的构造例中的在与图12的线IC-IC相对应的箭头方向上观察到的横截面图。

图18是图示了根据本发明第二实施例的采样电容的布局的概况的示意图。

图19是用来说明第一和第二采样电容以及各电容的配线连接所用的端部的电路图。

图20是图示了根据第二构造例的采样电容的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。

图21A是在与图18的线ID-ID相对应的箭头方向上观察到的横截面图。

图21B是在与图18的线IE-IE相对应的箭头方向上观察到的横截面图。

图22是图示了根据本发明第三实施例的采样电容的布局的概况的示意图。

图23是用来说明第一和第二采样电容以及各电容的配线连接所用的端部的电路图。

图24是图示了根据第三构造例的采样电容的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。

图25A是在与图22的线IF-IF相对应的箭头方向上观察到的横截面图。

图25B是在与图22的线IG-IG相对应的箭头方向上观察到的横截面图。

图26是根据本发明第四实施例的采样电容的布局的概况的示意图。

图27是在与图26的线IH-IH相对应的箭头方向上观察到的横截面图。

图28是图示了根据第四构造例的采样电容的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。

图29是图示了图26所示的静电屏蔽层的详细构造的横截面图。

图30A是图示了静电屏蔽层的层间连接(inerlayer coupling)所用的过孔(via)的布局示例的示意图。

图30B是图示了静电屏蔽层的层间连接所用的过孔的另一个布局示例的示意图。

图30C是图示了静电屏蔽层的层间连接所用的过孔的又一个布局示例的示意图。

图31是图示了根据第四实施例的变型例的静电屏蔽层的构造的横截面示意图。

图32是图示了根据第四实施例的另一个变型例的静电屏蔽层的构造的横截面示意图。

图33是图示了根据变型例1的采样电容的电路构造的电路图。

图34是图示了根据变型例2-1的MOS电容器的构造的横截面图。

图35是图示了根据变型例2-2的MIM电容器的构造的横截面图。

图36是图示了根据应用例1的相机的构造的框图。

图37是图示了根据应用例2的条码阅读器的构造的框图。

图38是图示了根据应用例3的显示单元的构造的框图。

图39是图示了根据应用例4的投影仪的构造的框图。

图40是图示了根据应用例5的测量仪器的构造的框图。

图41是图示了根据应用例6的X射线探测器的构造的框图。

图42是图示了根据另一个变型例的差分电路的示例(模拟数字转换器以外的差分电路的示例)的电路图。

图43是图示了根据又一个变型例的差分电路的示例(模拟数字转换器以外的差分电路的示例)的电路图。

具体实施方式

下面参照附图来详细说明本发明的一些实施例。注意，以下面的顺序给出说明。

1.第一实施例(使用如下ADC的固态成像装置的示例：其中，采样电容均被划分成多个子电容，并且多个子电容彼此并排连接且被布置为在平面方向上曲折延伸)

2.第一构造例(采样电容被配置为四个层的情况下的示例)

3.第一构造例的变型例(采样电容被配置为三个层的情况下的示例)

4.第二实施例和第二构造例(在采样电容被配置为在平面方向上和在堆叠层方向上都曲折的情况下的示例)

5.第三实施例和第三构造例(在采样电容被配置为在堆叠层方向上曲折的情况下的示例)

6.第四实施例和第四构造例(在静电屏蔽层被布置为将采样电容夹在中间的情况下的示例)

7.第四实施例的变型例(在静电屏蔽层被布置为覆盖采样电容的情况下的示例)

8.变型例1(采样电容的电路构造的另一个示例)

9.变型例2-1和2-2(MOS电容器和MIM电容器的构造例)

10.应用例1至6(电子设备的示例)

<第一实施例>

[构造]

图1图示了根据本发明第一实施例的固态成像装置(固态成像装置1)的整体构造。固态成像装置1例如可以是安装有本发明的模拟数字转换器(ADC 50A)的CMOS图像传感器。固态成像装置1包括像素阵列部10(用作成像部)、行选择电路20(用作像素驱动部)、水平传输扫描电路30和时序控制电路40。固态成像装置1还包括AD转换部50、DAC(数字模拟转换器)60(用作斜坡信号发生器)、水平传输线70、放大器(S/A)80和信号处理电路90。

像素阵列部10由以矩阵方式布置的像素(像素电路)构成。例如，每个像素都可以包括光电转换元件(例如光电二极管(PD))和像素内放大器。

图2图示了像素电路的示例。例如，像素电路可以包括作为有源元件的光电转换元件211以及传输晶体管212、复位晶体管213、放大晶体管214和选择晶体管215这四个晶体管。

光电转换元件211是将入射光转换成具有与光量相对应的量的电荷(例如，电子)的元件，并且可以包括例如光电二极管。

传输晶体管212连接在光电转换元件211与用作输入节点的浮动扩散FD之间。传输晶体管212的栅极(传输栅极)与传输控制线LTRG连接。预定的控制信号(传输信号TRG)通过传输控制线LTRG而被提供到传输晶体管212的栅极。传输晶体管212将通过光电转换元件211光电转换得到的电子传输到浮动扩散FD。

复位晶体管213连接在浮动扩散FD与用来供给电源电压VDD的电源线LVDD之间，且作为控制信号的复位信号RST通过复位控制线LRST而被提供到复位晶体管213的栅极。复位晶体管213将浮动扩散FD的电势复位成电源线LVDD的电势。

浮动扩散FD与放大晶体管214的栅极连接。换言之，浮动扩散FD起到放大晶体管214的输入节点的作用。

放大晶体管214和选择晶体管215在电源线LVDD与垂直信号线LSGN之间彼此串联连接。放大晶体管214通过选择晶体管215来与垂直信号线LSGN连接，并且与像素阵列部10外部的恒流源IS一起构成源极跟随器。作为与地址信号相对应的控制信号的选择信号SEL通过选择控制线LSEL而被提供到选择晶体管215的栅极，从而导通选择晶体管215。当选择晶体管215导通时，放大晶体管214放大浮动扩散FD的电势并且将与该电势相对应的电压供给到垂直信号线LSGN。各像素供给来的电压通过垂直信号线LSGN而被提供到AD转换部50。

像素阵列部10中被接线的复位控制线LRST、传输控制线LTRG和选择控制线LSEL以像素阵列的每一行为单位而被接线。复位控制线LRST、传输控制线LTRG和选择控制线LSEL与行选择电路20连接。

行选择电路20可以包括例如未图示的移位寄存器电路和未图示的预定逻辑电路，并且通过控制线(复位控制线LRST、传输控制线LTRG和选择控制线LSEL)来控制布置于像素阵列部10的各行的像素的操作。例如，行选择电路20可以根据未图示的曝光快门的驱动方式通过所谓的卷帘快门方式(线顺序驱动方式)或全局快门方式(面集体驱动方式)来进行图像驱动控制。

水平传输扫描电路30可以包括例如未图示的移位寄存器电路和未图示的地址解码器，并且通过水平传输线70将各个像素行的AD转换信号传输至信号处理电路90。

时序控制电路40控制行选择电路20、水平传输扫描电路30、AD转换部50和DAC 60的操作。更加具体地，时序控制电路40包括产生各种类型时序信号(控制信号)的时序发生器，并且根据各种类型时序信号来进行行选择电路20、水平传输扫描电路30、AD转换部50和DAC 60的驱动控制。

(AD转换部50)

AD转换部50是列并列型AD转换部，并且包括均沿着像素阵列的列方向(以列状)布置的多个ADC 50A。每个ADC 50A都可以是包括例如比较器51、计数器52和锁存器53的所谓单斜率ADC。每个ADC 50A都可以具有例如n位数字信号转换功能，并且针对每条垂直信号线LGSN来布置。

比较器51是将DAC 60产生的参考电压(具有RAMP(斜坡)波形的参考电压Vslop(RAMP信号))与通过垂直信号线LSGN从每行像素供给来的模拟信号进行比较的差分电路。

图3图示了比较器51的构造例。比较器51包括分别位于一对差分输入端的对应端的采样电容(采样电容C1和C2)。更加具体地，比较器51可以包括例如第一放大器511、隔离器512、第二放大器513和自动归零开关AZSW。采样电容C1与第一放大器511的一个输入端(节点a)串联连接，且采样电容C2与另一个输入端(节点b)串联连接。注意，后面说明采样电容C1和C2的具体构造。

第一放大器511包括跨导(Gm)放大器。隔离器512被布置为与第一放大器511的输出端(节点c)连接，并且具有抑制电压波动的功能。更加具体地，隔离器512被构造用来将节点c的电压与大振幅电压的节点d分离并且尽可能维持节点c的电压恒定。第二放大器513设置在比较器51的输出级。注意，在比较器51的输出级可以设置有两个或以上放大器。自动归零开关AZSW连接在位于隔离器512输出侧的节点d与高阻抗的节点b之间。

计数器52是计算比较器51的比较时间的电路部。各锁存器53的输出例如可以与具有2n位宽度的水平传输线70连接。供给到水平传输线70的信号通过放大器80而被提供到信号处理电路90。

上述的像素电路、行选择电路20、水平传输扫描电路30、时序控制电路40、AD转换部50、DAC 60、水平传输线70、放大器80和信号处理电路90被设置在未图示的半导体基板上。可以通过经由多层配线在半导体基板上将光电二极管、双极晶体管、电阻器、电容器和具有不同栅极绝缘膜厚度的两个或以上MOSFET彼此连接来构成这些电路。可以通过典型的CMOS工艺将这些电路形成在半导体基板上。在下面，说明根据本实施例的采样电容的布局。

(采样电容的布局构造)

如上所述，在列并列型AD转换部50中，两个采样电容C1和C2布置在各ADC 50A的比较器51的对应的差分输入端。下面说明采样电容C1和C2的具体布局构造。

图4图示了多个ADC 50A中的某一列的ADC(n)中布置的采样电容(C1和C2)和与ADC(n)相邻的ADC(n+1)中布置的采样电容(为了方便起见，被标为“C3”和“C4”)的布局的概图。采样电容C1和C3与比较器51的DAC侧的输入端子(从DAC 60提供有参考电压(Vslop)的端子)串联连接。采样电容C2和C4与比较器51的VSL侧的输入端子(提供有通过垂直信号线LSGN针对各像素行供给的模拟信号的端子)串联连接。

如图示，在本实施例中，采样电容C1和C2均被划分成多个子电容。更加具体地，在ADC(n)中，采样电容C1包括彼此并排连接的多个(在此情况下，四个)子电容C11、C12、C13和C14。采样电容C2包括彼此并排连接的多个(在此情况下，四个)子电容C21、C22、C23和C24。同样，在ADC(n+1)中，采样电容C3对应于采样电容C1，并且包括彼此并排连接的四个子电容C31、C32、C33和C34。采样电容C4对应于采样电容C2，并且包括彼此并排连接的四个子电容C41、C42、C43和C44。注意，子电容C31至C34和C41至C44是为了说明而被分配的参考符号，并且以与子电容C11至C14和C21至C24的布局相同的布局来布置。

换言之，采样电容C1对应于子电容C11至C14的组合电容，并且具有的电容值是各子电容C11至C14的电容值的和。采样电容C2对应于子电容C21至C24的组合电容，并且具有的电容值是各子电容C21至C24的电容值的和。

注意，采样电容C1和C2分别对应于本发明一个实施例中的“第一电容器”和“第二电容器”的具体的但是非限制性的示例。此外，子电容C11至C14和子电容C21至C24分别对应于本发明一个实施例中的“第一子电容器”和“第二子电容器”的具体的但是非限制性的示例。

在本实施例中，构成采样电容C1的四个子电容C11至C14和构成采样电容C2的四个子电容C21至C24布置于多个列(在此情况下，两个列)中。此外，在每列中，子电容C11至C14和子电容C21至C24被混合布置。更加具体地，子电容C11至C14和子电容C21至C24在平面视图上(在平面方向上)均被布置为不是(线性地)形成直线而是(Z字形地)曲折延伸。

更加具体地，在ADC(n)的两列中，子电容C11至C14和子电容C21至C24被布置为相互交替(交替地)。换言之，子电容C11至C14中的任一者与子电容C21至C24中的任一者被布置为在行方向d1上或在列方向d2上彼此相邻。然而，子电容C11至C14和子电容C21至C24可以不必(每隔一个子电容地)交替地布置。子电容的布置和形状可以脱离上述的示例，只要能够实现采样电容C1与C2之间的电容不均匀即可。

子电容C11至C14和C21至C24均可以具有例如成对的导电层(配线层)。例如，在子电容C11中，成对的梳状导电层c111和c112相对地布置以彼此配合。在导电层c111与c112之间布置有层间绝缘膜等介电膜(未图示)。子电容C11的电容值被设计为取决于例如导电层c111与c112之间的对向面积和距离。同样，其它的子电容C12至C14和C21至C24也均具有成对的梳状导电层。子电容C12至C14和C21至C24各自的电容值可以被设计为彼此相等。

图5示意性地图示了在图4的线IA-IA的箭头方向上观察到的横截面构造。子电容C11至C14和C21至C24均包括成对的导电层c111和c112，且导电层c111和c112可以通过例如两个或以上层中的层间连接(通过未图示的过孔来彼此连接)来形成。更加具体地，导电层c111和c112利用其间堆叠有层间绝缘膜的两个或以上配线层来形成。在本种情况下，导电层c111和c112借助于四个配线层M1至M4来形成。换言之，子电容C11至C14和C21至C24被形成为贯穿配线层M1至M4。子电容C11至C14和C21至C24各自的导电层c111与c112在配线层M1至M4中分别彼此相对。

期望地，子电容C11至C14的布局与子电容C21至C24的布局可以是镜像反转的，以使子电容C11至C14的各自的电容值与子电容C21至C24的各自的电容值分别相等，从而消除采样电容C1与C2之间的电容值的不均等。

[效果]

在根据本实施例的固态成像装置1中，当光进入像素阵列部10时，入射光由各像素的光电转换元件211接收，并且被光电转换。传输晶体管212将光电转换元件211产生的信号电荷传输到浮动扩散FD。此后，当选择晶体管215导通时，放大晶体管214放大浮动扩散FD的电势并且将与该电势相对应的电压供给到垂直信号线LSGN。通过垂直信号线LSGN从各像素供给来的电压被提供到AD转换部50。在AD转换部50中，一个像素行的信号被提供到对应列的ADC 50A，并且经过AD转换。AD转换后的信号被传输到水平传输线70，并且通过放大器80而被提供到信号处理电路90。

在这种情况下，在AD转换部50中，ADC 50A针对每个像素列并排布置。比较器51设置于各ADC 50A中，且采样电容C1和C2分别布置在比较器51的一对差分输入端的对应端。下面说明采样电容C1和C2的布局带来的效果。

ADC转换部50的一个重要性能指标在于信号的串扰特性。在列并列型AD转换部50中，各ADC 50A的比较器51之间的串扰特性影响整个AD转换部50的串扰特性。使相邻比较器51之间的串扰特性劣化的因素之一是发生在相邻比较器51之间的寄生电容(耦合电容)。

这里，作为比较例，说明如下的构造：在列并列型ADC中，构成比较器的一部分的采样电容被替换成例如图6所示的梳状配线电容器。在比较例中，采样电容100由成对的梳状导电层101和102构成。导电层101和102分别包括被交替布置以彼此配合的多个梳齿101a和多个梳齿102a。这可以增加导电层101与102之间的对向面积且可以确保等于或大于一定值的电容值。

然而，当这样的采样电容100被用于列并列型ADC时，布置空间受到限制。因此，为了确保等于或大于一定值的电容值，例如如图7所示，布局在列方向上延伸得长。例如，当利用四个配线层来形成上述的梳状配线电容器且以45nm工艺规程的CMOS工艺中的工艺规程的最小值设计配线空间时，每单位面积的电容值可以是约2.5fF/μm²。当使用具有该结构的梳状配线电容器时，如果一个采样电容需要约250fF的电容值，那么采样电容100被配置为具有约2μm的间距而像素间距是约3μm。因此，采样电容100在列方向上的长度例如可以是约150μm，这导致如下的布局：在行方向上布置有多个矩形梳状配线电容器，每个矩形梳状配线电容器在列方向上极为细长。这样的布局是不切实际的。

此外，如图8和图9所示，在上述的梳状配线电容器中，ADC(n)中布置的采样电容C101和C102与相邻于ADC(n)的ADC(n+1)中布置的采样电容C103和C104被布置为彼此接近。因此，采样电容C102与采样电容C103被配置为在ADC(n)与ADC(n+1)之间彼此相面对，且它们之间的对向面积(虚线部X)增大。因此，相邻ADC之间的寄生电容增加，这造成信号串扰特性的劣化。

此外，近年来，例如，像素尺寸的尺寸减小取得了进展且列间距(即，相邻ADC之间的距离)趋于进一步减小(缩短)。当ADC的列间距减小时，相邻列中的ADC的两个比较器之间的距离也减小。这造成采样电容之间的上述寄生电容增大，且因此容易使串扰特性劣化。

与之相比，在本实施例中，分别设置在各ADC 50A的比较器51的差分输入端的采样电容C1和C2各自包括彼此并排连接的多个子电容C11至C14和C21至C24。多个子电容C11至C14和C21至C24被布置在两列中且同时在每列中被混合。例如，多个子电容C11至C14和C21至C24可以以Z字形的方式交替地布置在两列中。与跟上述比较例一样的、采样电容被布置为在列方向上线性延伸的情况相比，这使采样电容C2与C3之间的对向面积(虚线部X)减小了约一半。此外，提高了采样电容C1和C2的布局的灵活性。

因此，减小了相邻ADC 50A之间的寄生电容，这能够在不增加像素间距的情况下改善信号串扰特性的劣化。

例如，如图10的仿真结果所示，在使用上述采样电容C1和C2的实施例中，串扰量减小至使用采样电容100的比较例中的串扰量的约一半。注意，图10的特性图的横坐标表示供给到ADC(n+1)的采样电容C3的信号的电平，且纵坐标表示在ADC(n)的采样电容C2中检测到的信号量的标准化值。

此外，子电容C11至C14与子电容C21至C24之间的镜像反转布局提供了下面的优势。因为子电容C11至C14(C21至C24)在采样电容C1(C2)中彼此分离(离散)地布置，所以(导电层c111和c112的)各配线的膜厚度梯度可能是变化的。即使在这种情况下，由于采样电容C1与C2间的对称性质，也容易使组合电容相同。因此，与比较例相比，减小了电容变化且期望减小各列的ADC 50A的特性变化。

图11图示了比较例和实施例中的采样电容的电容值变化。所述电容值是从一些原型晶圆中获取的测量数据。与比较例相比，在实施例中，确认电容值变化减小了约30％。

如上所述，在本实施例中，设置在各ADC 50A的比较器51的对应的差分输入端处的采样电容C1和C2分别包括彼此并排连接的多个子电容C11至C14和C21至C24。多个子电容C11至C14和C21至C24被布置在两列中且在每列中被混合。这能够减小采样电容C2与C3之间的对向面积。因此，能够抑制信号串扰。

因此，固态成像装置1包括由这样的ADC 50A构成的AD转换部50，这能够抑制诸如被摄图像的混色和亮度渗漏等图像劣化。

在下面，说明前面的第一实施例所述的采样电容C1和C2的具体构造例。

<第一构造例>

图12是用来说明根据第一构造例的采样电容C1和C2的示意图。图13是用来说明采样电容C1和C2的配线连接所用的端部(引出电极)的电路图。图14是图示了采样电容C1和C2的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。图15A图示了在图12的线IB-IB的箭头方向上观察到的横截面构造，且图15B图示了在图12的线IC-IC的箭头方向上观察到的横截面构造。

注意，图12图示了多个ADC 50A中的某一列的ADC(n)中布置的采样电容(C1和C2)和与ADC(n)相邻的ADC(n+1)中布置的采样电容(为了方便起见，被标为“C3”和“C4”)的布局的概图。如前面的第一实施例所述，采样电容C1对应于子电容C11至C14的组合电容，且采样电容C2对应于子电容C21至C24的组合电容。此外，子电容C11至C14和子电容C21至C24被布置在两列中，且子电容C11至C14和子电容C21至C24被布置为(Z字形地)曲折延伸。

例如，采样电容C1和C2可以是均由设置在未图示的半导体基板上的两个或以上配线层构成的梳状配线电容。注意，图14仅图示了采样电容C1和C2的配线布局；然而，采样电容C3和C4也以与采样电容C1和C2类似的布局来布置。例如，如图14、图15A和图15B所示，子电容C11至C14和C21至C24可以借助于四个配线层M1至M4来形成。在本实施例中，在平面视图上(在平面方向上)，子电容C11至C14和C21至C24各自在配线层M1至M4中的位置是相同的。换言之，在配线层M1至M4的各者中布置的导电层通过层间连接与其正上方的导电层连接。

例如，子电容C11至C14均可以包括被布置为彼此相面对的成对的导电层521和522(图15A和图15B)。导电层521通过配线层M1的导电层521a、配线层M2的导电层521b、配线层M3的导电层521c和配线层M4的导电层521d的层间连接来构成。导电层522通过配线层M1的导电层522a、配线层M2的导电层522b、配线层M3的导电层522c和配线层M4的导电层522d的层间连接来构成。配线层M1至M4通过过孔Ha、Hb和Hc来彼此电连接。注意，在图14的配线层M1至M4中，构成子电容C11至C14的部分被虚线围绕。

同样，子电容C21至C24均包括被布置为彼此相面对的成对的导电层523和524(图15A和图15B)。导电层523通过配线层M1的导电层523a、配线层M2的导电层523b、配线层M3的导电层523c和配线层M4的导电层523d的层间连接来构成。导电层524通过配线层M1的导电层524a、配线层M2的导电层524b、配线层M3的导电层524c和配线层M4的导电层524d的层间连接来构成。配线层M1至M4通过过孔Ha、Hb和Hc来彼此电连接。注意，在图14的配线层M1至M4中，构成子电容C21至C24的部分由点划线围绕。

用来将子电容C11至C14彼此并排连接的配线层525(第一配线层)与用来将子电容C21至C24彼此并排连接的配线层526(第二配线层)被布置在不同的层中。在本示例中，配线层525配置在配线层M1中，且配线层526配置在配线层M3中。在配线层M1中，构成子电容C11至C14的导电层521a和522a与配线层525一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。此外，在配线层M3中，构成子电容C21至C24的导电层523c和524c与配线层526一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。注意，包括有配线层525和526的矩形波形状可以布置在不限于配线层M1和M3的其它层中，或可以配置在三个或以上层中。

在配线层M4中，导电层521d、522d、523d和524d的一部分分别延伸为如图13所示的端部a1、a2、b1和b2(引出电极)。更加具体地，构成子电容C11的导电层521d的一部分用作端部a1，且构成子电容C14的导电层522d的一部分用作端部a2。构成子电容C21的导电层523d的一部分用作端部b1，且构成子电容C24的导电层524d的一部分用作端部b2。

如上所述，能够利用四个配线层M1至M4将子电容C11至C14和子电容C21至C24彼此并排连接的同时，并且以在平面视图中的曲折布局来布置子电容C11至C14和子电容C21至C24。

<第一构造例的变型例>

在上述的第一构造例中，子电容C11至C14和C21至C24利用四个配线层M1至M4来形成。然而，配线层的数量不限于四个，且两个或以上层是足够的。此外，配线层的数量不限于偶数，且也可以使用奇数数量的层。此外，其它层可以插入在配线层中。这样，可以以各种方式选择配线层的组合。作为示例，在本变型例中，说明使用三个配线层M1至M3的情况。

图16是图示了根据本变型例的采样电容C1和C2的配线层(M1)至配线层(M3)的各自配线布局的平面示意图。图17A图示了在图12的线IB-IB的箭头方向上观察到的横截面构造，且图15B图示了在图12的线IC-IC的箭头方向上观察到的横截面构造。

在本变型例中，子电容C11至C14和子电容C21至C24也被布置在两列中，且子电容C11至C14和子电容C21至C24也被布置为(Z字形地)曲折延伸。此外，例如，采样电容C1和C2可以是设置在未图示的半导体基板上的梳状配线电容。注意，图16仅图示了采样电容C1和C2的配线布局；然而，采样电容C3和C4也以与采样电容C1和C2类似的布局来布置。

然而，在本变型例中，子电容C11至C14和C21至C24是使用三个配线层M1至M3来形成的。在本变型例中，如上述的第一构造例一样，在平面视图上，子电容C11至C14和C21至C24各自在配线层M1至M3中的位置是相同的。换言之，布置在配线层M1至M3的各者中的导电层通过层间连接与其正上方的导电层连接。

例如，子电容C11至C14均可以包括被布置为彼此相面对的成对的导电层521和522(图17A和图17B)。导电层521通过配线层M1的导电层521a、配线层M2的导电层521b和配线层M3的导电层521c的层间连接来构成。导电层522通过配线层M1的导电层522a、配线层M2的导电层522b和配线层M3的导电层522c的层间连接来构成。配线层M1至M3通过过孔Ha和Hb来彼此电连接。注意，在图16的配线层M1至M3中，构成子电容C11至C14的部分由虚线围绕。

同样，子电容C21至C24均包括被布置为彼此相面对的成对的导电层523和524(图17A和图17B)。导电层523通过配线层M1的导电层523a、配线层M2的导电层523b和配线层M3的导电层523c的层间连接来构成。导电层524通过配线层M1的导电层524a、配线层M2的导电层524b和配线层M3的导电层524c的层间连接来构成。配线层M1至M3通过过孔Ha和Hb来彼此电连接。注意，在图16的配线层M1至M3中，构成子电容C21至C24的部分由点划线围绕。

用来将子电容C11至C14彼此并排连接的配线层525(第一配线层)与用来将子电容C21至C24彼此并排连接的配线层526(第二配线层)被布置在不同的层中。在本例中，配线层525配置在配线层M1中，且配线层526配置在配线层M3中。在配线层M1中，构成子电容C11至C14的导电层521a和522a与配线层525一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。此外，在配线层M3中，构成子电容C21至C24的导电层523c和524c与配线层526一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。注意，包括有配线层525和526的矩形波形状可以配置在不限于配线层M1和M3的其它层中，或可以配置在所有这三个层中。

在配线层M2中，导电层521b、522b、523b和524b的一部分分别延伸为如图13所示的端部a1、a2、b1和b2。更加具体地，构成子电容C11的导电层521b的一部分用作端部a1，且构成子电容C14的导电层522b的一部分用作端部a2。构成子电容C21的导电层523b的一部分用作端部b1，且构成子电容C24的导电层524b的一部分用作端部b2。

如上所述，可以利用三个配线层M1至M3将子电容C11至C14和子电容C21至C24彼此并排连接，并且以在平面视图中的曲折布局来布置子电容C11至C14和子电容C21至C24。

以下，说明上述实施例的其它实施例。注意，使用相同的参考符号来标示与上述实施例的组件类似的组件，并且省略它们的说明。

<第二实施例>

图18图示了根据本发明第二实施例的采样电容的概略布局。图19是用来说明采样电容C1和C2的配线连接所用的端部(引出电极)的电路图。图20是图示了根据第二构造例的采样电容C1和C2的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。图21A图示了在图18的线ID-ID的箭头方向上观察到的横截面构造，且图21B图示了在图18的线IE-IE的箭头方向上观察到的横截面构造。

注意，图18图示了多个ADC 50A中的某一列的ADC(n)中布置的采样电容(C1和C2)和与ADC(n)相邻的ADC(n+1)中布置的采样电容(为了方便起见，被标为“C3”和“C4”)的布局的概图。如前面的第一实施例所述，采样电容C1对应于子电容C11至C14的组合电容，且采样电容C2对应于子电容C21至C24的组合电容。

此外，图20仅图示了采样电容C1和C2的配线布局；然而，采样电容C3和C4(C31至C34和C41至C44)也以与采样电容C1和C2类似的布局来布置。

根据本实施例的采样电容C1和C2分别布置在比较器51的成对的差分输入端(这类似于上述的第一实施例)，并且适合用于包含比较器51的ADC 50A或AD转换部50中。在本实施例中，如图20、图21A和图21B所示，如上述的第一实施例一样，子电容C11至C14和C21至C24也是利用四个配线层M1至M4而被设置在未图示的半导体基板上。子电容C11至C14和子电容C21至C24被布置在两列中，且子电容C11至C14和子电容C21至C24被配置为在平面视图中(Z字形地)曲折延伸。

然而，在本实施例中，子电容C11至C14和子电容C21至C24被布置为不仅在平面方向上而且在堆叠层方向上(既在平面方向上又在堆叠层方向上)(Z字形地)曲折延伸。子电容C11至C14的位置以及子电容C21至C24的位置在相邻的两层之间反转。

更加具体地，子电容C11至C14和C21至C24均被划分成上部子电容和下部子电容，且被划分成的上部子电容和下部子电容也彼此并排连接。换言之，子电容C11包括彼此并排连接的子电容C11a和C11b。同样，子电容C12包括彼此并排连接的子电容C12a和C12b，子电容C13包括彼此并排连接的子电容C13a和C13b，且子电容C14包括彼此并排连接的子电容C14a和C14b。此外，同样，子电容C21包括彼此并排连接的子电容C21a和C21b，子电容C22包括彼此并排连接的子电容C22a和C22b，子电容C23包括彼此并排连接的子电容C23a和C23b，且子电容C24包括彼此并排连接的子电容C24a和C24b。

子电容C11a至C14a以及C21a至C24a均配置在配线层M1和M2中。子电容C11b至C14b以及C21b至C24b均配置在配线层M3和M4中。在这样的叠层结构中，构成子电容C11的子电容C11a和C11b垂直地布置在偏移的位置处(布置在平面方向上的反转的位置处)。同样，分别构成子电容C12至C14和C21至c24的子电容C12a和C12b、子电容C13a和C13b、子电容C14a和C14b、子电容C21a和C21b、子电容C22a和C22b、子电容C23a和C23b以及子电容C24a和C24b垂直地配置在偏移的位置处。

例如，子电容C11a至C14a均可以包括布置在配线层M1中的导电层521a和522a以及布置在配线层M2中的导电层521b和522b。布置在配线层M1中的导电层521a与布置在位于配线层M1正上方的配线层M2中的导电层521b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。同样，布置在配线层M1中的导电层522a与布置在位于配线层M1正上方的配线层M2中的导电层522b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。注意，在图20的配线层M1和M2中，构成子电容C11a至C14a的部分由虚线围绕。

子电容C11b至C14b均包括布置在配线层M3中的导电层521c和522c以及布置在配线层M4中的导电层521d和522d。布置在配线层M3中的导电层521c与布置在位于配线层M3正上方的配线层M4中的导电层521d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。同样，布置在配线层M3中的导电层522c与布置在位于配线层M3正上方的配线层M4中的导电层522d彼此相面对，并且通过层间连接来经由过孔Hc彼此连接。注意，在图20的配线层M3和M4中，构成子电容C11b至C14b的部分由虚线围绕。

相对地，子电容C21a至C24a均可以包括布置在配线层M1中的导电层523a和524a以及布置在配线层M2中的导电层523b和524b。布置在配线层M1中的导电层523a与布置在位于配线层M1正上方的配线层M2中的导电层523b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。同样，布置在配线层M1中的导电层524a与布置在位于配线层M1正上方的配线层M2中的导电层524b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。注意，在图20的配线层M1和M2中，构成子电容C21a至C24a的部分由点划线围绕。

子电容C21b至C24b均包括布置在配线层M3中的导电层523c和524c以及布置在配线层M4中的导电层523d和524d。布置在配线层M3中的导电层523c与布置在位于配线层M3正上方的配线层M4中的导电层523d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。同样，布置在配线层M3中的导电层524c与布置在位于配线层M3正上方的配线层M4中的导电层524d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。注意，在图20的配线层M3和M4中，构成子电容C21b至C24b的部分由点划线围绕。

用来将子电容C11至C14彼此连接的配线层525(第一配线层)与用来将子电容C21至C24彼此连接的配线层526(第二配线层)被布置在不同的层中。在此例中，配线层525配置在配线层M1和M3中，且配线层526配置在配线层M2和M4中。

在配线层M1中，构成子电容C11a至C14a的导电层521a和522a与配线层525一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。在配线层M3中，构成子电容C11b至C14b的导电层521c和522c与配线层525一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。在配线层M2中，构成子电容C21a至C24a的导电层523b和524b与配线层526一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。在配线层M4中，构成子电容C21b至C24b的导电层523d和524d与配线层526一体化地形成，并且具有在平面视图中以矩形波形状曲折延伸的形状。

这样的构造形成了这样的布局：子电容C11a至C14a和C21a至C24a各自的位置与子电容C11b至C14b和C21b至C24b各自的位置在配线层M2与配线层M3之间反转。因此，导电层521b、522b、523b和524b各自的一部分和导电层521c、522c、523c和524c各自的一部分延伸用于配线层M2和M3的层间连接。

构成子电容C11a的导电层521b的一部分延伸，且过孔H11设置于该延伸部。导电层521b和导电层521c通过过孔H11来彼此电连接。构成子电容C14a的导电层522b的一部分延伸，且过孔H13设置于该延伸部。导电层522b和导电层522c通过过孔H13来彼此电连接。

构成子电容C21a的导电层523b的一部分延伸，且过孔H21设置于该延伸部。导电层523b和导电层523c通过过孔H21来彼此电连接。构成子电容C24a的导电层524b的一部分延伸，且过孔H22设置于该延伸部。导电层524b和导电层524c通过过孔H22来彼此电连接。

在配线层M3和M4中，导电层521c、522c、523c和524c的一部分分别延伸为图19所示的端部a1、a2、b1和b2。更加具体地，构成子电容C11b的导电层521c的一部分延伸，且过孔H12设置于该延伸部。导电层521c通过过孔H12而被引出到配线层M4，从而用作端部a1。构成子电容C14b的导电层522c的一部分用作端部a2。构成子电容C21b的导电层523c的一部分用作端部b1。构成子电容C24b的导电层524c的一部分延伸，且过孔H23设置于该延伸部。导电层524c通过过孔H23而被引出到配线层M4，从而用作端部b2。

如上所述，可以使用四个配线层M1至M4将子电容C11至C14和子电容C21至C24彼此并排连接，并且以既在平面方向上又在叠层方向上的Z字形曲折布局来布置子电容C11至C14和子电容C21至C24。此外，如图21A和图21B所示，通过使子电容的布置在叠层方向上曲折延伸，能够进一步减小采样电容C2与C3之间的对向面积，从而进一步减小串扰量。

<第三实施例>

图22图示了根据本发明第三实施例的采样电容的布局的概图。图23是用来说明采样电容C1和C2的配线连接所用的端部(引出电极)的电路图。图24是图示了根据第三构造例的采样电容C1和C2的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。图25A图示了在图22的线IF-IF的箭头方向上观察到的横截面构造，且图25B图示了在图22的线IG-IG的箭头方向上观察到的横截面构造。

注意，图22图示了多个ADC 50A中的某一列的ADC(n)中布置的采样电容(C1和C2)和与ADC(n)相邻的ADC(n+1)中布置的采样电容(为了方便起见，被标为“C3”和“C4”)的布局的概图。如前面的第一实施例所述，采样电容C1对应于子电容C11和C12的组合电容，且采样电容C2对应于子电容C21和C22的组合电容。同样，采样电容C3对应于子电容C31和C32的组合电容，且采样电容C4对应于子电容C41和C42的组合电容。

此外，图24仅图示了采样电容C1和C2的配线布局；然而，采样电容C3和C4也以与采样电容C1和C2类似的布局来配置。

根据本实施例的采样电容C1和C2分别布置在比较器51的成对的差分输入端(这类似于上述的第一实施例)，并且适合用于包含比较器51的ADC 50A或AD转换部50中。在本实施例中，如图24、图25A和图25B所示，如上述的第一实施例一样，子电容C11、C12、C21和C22也使用四个配线层M1至M4而被设置在未图示的半导体基板上。此外，子电容C11、C12和子电容C21、C22被布置在两列中，且子电容C11、C12和子电容C21、C22被布置为(Z字形地)曲折延伸。

然而，在本实施例中，子电容C11、C12和子电容C21、C22被布置为不是在平面方向上而是在叠层方向上(仅在叠层方向上)(Z字形地)曲折。子电容C11和C12的位置以及子电容C21和C22的位置在相邻的两层之间反转。

更加具体地，子电容C11、C12、C21和C22均被划分成上部子电容和下部子电容，且被划分成的上部子电容和下部子电容彼此并排连接。换言之，子电容C11包括彼此并排连接的子电容C11a和C11b。同样，子电容C12包括彼此并排连接的子电容C12a和C12b，子电容C21包括彼此并排连接的子电容C21a和C21b，且子电容C22包括彼此并排连接的子电容C22a和C22b。

子电容C11a、C12a、C21a和C22a均配置在配线层M1和M2中。子电容C11b、C12b、C21b和C22b均配置在配线层M3和M4中。在这样的叠层结构中，构成子电容C11的子电容C11a和C11b垂直地布置在偏移的位置处(布置于在平面方向上反转的位置处)。同样，分别构成子电容C12、C21和C22的子电容C12a和C12b、子电容C21a和C21b以及子电容C22a和C22b垂直地布置在相应的偏移的位置处。

例如，子电容C11a和C12a均可以包括配置在配线层M1中的导电层521a和522a以及配置在配线层M2中的导电层521b和522b。配置在配线层M1中的导电层521a与配置在位于配线层M1正上方的配线层M2中的导电层521b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。同样，配置在配线层M1中的导电层522a与配置在位于配线层M1正上方的配线层M2中的导电层522b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。注意，在图24的配线层M1和M2中，构成子电容C11a和C12a的部分由虚线围绕。

子电容C11b和C12b均包括配置在配线层M3中的导电层521c和522c以及配置在配线层M4中的导电层521d和522d。配置在配线层M3中的导电层521c与配置在位于配线层M3正上方的配线层M4中的导电层521d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。同样，配置在配线层M3中的导电层522c与配置在位于配线层M3正上方的配线层M4中的导电层522d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。注意，在图24的配线层M3和M4中，构成子电容C11b和C12b的部分由虚线围绕。

相对地，子电容C21a和C22a均包括配置在配线层M1中的导电层523a和524a以及配置在配线层M2中的导电层523b和524b。配置在配线层M1中的导电层523a与配置在位于配线层M1正上方的配线层M2中的导电层523b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。同样，配置在配线层M1中的导电层524a与配置在位于配线层M1正上方的配线层M2中的导电层524b彼此相面对，并且通过层间连接经由过孔Ha彼此连接。注意，在图24的配线层M1和M2中，构成子电容C21a和C22a的部分由点划线围绕。

子电容C21b和C22b均包括配置在配线层M3中的导电层523c和524c以及配置在配线层M4中的导电层523d和524d。配置在配线层M3中的导电层523c与配置在位于配线层M3正上方的配线层M4中的导电层523d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。配置在配线层M3中的导电层524c与配置在位于配线层M3正上方的配线层M4中的导电层524d彼此相面对，并且通过层间连接经由过孔Hc彼此连接。注意，在图24的配线层M3和M4中，构成子电容C21b和C22b的部分由点划线围绕。

这样的构造形成了下述布局：子电容C11a、C12a、C21a和C22a各自的位置与子电容C11b、C12b、C21b和C22b各自的位置在配线层M2与配线层M3之间反转。因此，导电层521b、522b、523b以及524b各自的一部分和导电层521c、522c、523c以及524c各自的一部分延伸用于配线层M2和M3的层间连接。

构成子电容C11a的导电层522b的一部分延伸，且过孔H14设置于该延伸部。导电层522b和导电层522c通过过孔H14来彼此电连接。构成子电容C12a的导电层522b的一部分延伸，且过孔H15和H16设置于该延伸部。导电层522b和导电层522c通过过孔H15和H16来彼此电连接。

构成子电容C21a的导电层524b的一部分延伸，且过孔H24和H25设置于该延伸部。导电层524b和导电层524c通过过孔H24和H25来彼此电连接。构成子电容C22a的导电层524b的一部分延伸，且过孔H26设置于该延伸部。导电层524b和导电层524c通过过孔H26来彼此电连接。

在配线层M2和M3中，导电层522b、524b、522c和524c的一部分分别延伸为图23所示的端部a1、a2、b1和b2。更加具体地，构成子电容C11a的导电层522b的一部分延伸，且该延伸部用作端部a1。构成子电容C12b的导电层522c的一部分延伸，且该延伸部用作端部a2。构成子电容C21b的导电层524c的一部分延伸，且该延伸部用作端部b1。构成子电容C22a的导电层524b的一部分延伸，且该延伸部用作端部b2。

如上所述，能够使用四个配线层M1至M4将子电容C11至C14和子电容C21至C24彼此并排连接，并且以既在平面方向上又在堆叠层方向上的Z字形曲折布局来布置子电容C11至C14和子电容C21至C24。此外，如图25A和图25B所示，通过使子电容的布置在叠层方向上曲折，能够减小采样电容C2与C3之间的对向面积，从而减小串扰量。

<第四实施例>

图26图示了根据本发明第四实施例的采样电容的布局的概图。图27示意性地图示了在图26的线IH-IH的箭头方向上观察到的横截面构造。图28是图示了根据第四构造例的采样电容C1和C2的配线层(M1)至配线层(M4)的各自配线布局的平面示意图。

除了前面的第一至第三实施例所述的采样电容C1和C2的布局以外，在相邻的ADC 50A之间还可以布置有静电屏蔽层(静电屏蔽层530)。沿着采样电容C1和C2的排布的延伸方向，静电屏蔽层530被设置为将采样电容C1和C2夹在中间。与采样电容C1和C2一样，静电屏蔽层530均可以借助于配线层M1至M4来形成。

例如，如图27和图28所示，静电屏蔽层530a至530d分别设置于配线层M1至M4，且静电屏蔽层530a至530d通过层间连接经由过孔H3彼此连接。注意，图28图示了作为示例的根据上述的第一构造例的采样电容C1和C2的布局。静电屏蔽层530可以期望具有固定电势。例如，如图29所示，静电屏蔽层530a至530d可以期望设置在半导体基板540上，静电屏蔽层530a至530d与半导体基板540之间具有接触部531。STI(Shallow Trench Isolation：浅沟槽隔离)层540a设置在半导体基板540的表面，且p型扩散层540b设置于STI层540a的开口部。通过接触部531将p型扩散层540b与静电屏蔽层530a电连接，这使得能够将静电屏蔽层530的电势固定至与基板电势相同的电势。静电屏蔽层530a至530d通过过孔H3彼此电连接。

例如，在配线层M1至M3的各者中可以沿着的静电屏蔽层530a至530c的延伸方向布置有多个过孔H3。过孔H3之间的距离越小，屏蔽效果越强。图30A至图30C均图示了过孔H3的布局例。如图30A所示，多个过孔H3可以沿着静电屏蔽层530a至530c的延伸方向成直线地布置；或如图30B所示，多个过孔H3可以以多行(在此例中，两行)的方式交替地布置(以填充过孔H3之间的间隙)。此外，如图30C所示，过孔H3可以具有沿着静电屏蔽层530a至530d的延伸方向延长的(沿着所述延伸方向具有长边的)矩形形状。

如在本实施例中，静电屏蔽层530可以被配置为将采样电容C1和C2夹在中间。这能够抑制相邻ADC 50A之间的寄生电容的发生。因此，能够产生与第一实施例等同的效果。

<第四实施例的变型例>

图31图示了根据上述的第四实施例的变型例的静电屏蔽层530的构造。尽管在前面的第四实施例中说明了静电屏蔽层530被布置在ADC50A之间以把采样电容C1和C2夹在中间的构造，但是静电屏蔽层530可以被设置为覆盖采样电容C1和C2。

例如，静电屏蔽层530a至530d可以通过利用配线层M1至M4而被堆叠在半导体基板540上，且静电屏蔽层530e还可以进一步借助于设置在配线层M1至M4上的配线层M5来形成。除了侧壁以外，这还屏蔽了采样电容C1和C2的上侧，从而进一步增强抑制寄生电容的效果。

此外，在采样电容C1和C2上方也布置有静电屏蔽层的情况下，当配线密度受到配线层M5的设计规则的限制时，可以如图32所示，使用作为配线层M5的上层的配线层M6。这能够实现如下的构造：其中，配线层M5有开口且该开口被配线层M6的静电屏蔽层530f屏蔽。

下面说明在前述第一至第四实施例中说明的采样电容的其它变型例。

<变型例1>

图33图示了根据变型例1的采样电容C1和C2的电路构造例。如图示，采样电容C1和C2分别包括多个子电容C11至C14和多个子电容C21至C24。子电容C11至C14彼此并排连接，且子电容C21至C24彼此并排连接。

<变型例2-1>

上述的实施例例如说明了采样电容C1和C2利用设置在半导体基板上的两个或以上配线层形成的情况。可替代地，采样电容C1和C2例如均可以是利用如图34所示的MOSFET的各层的MOS(Metal-Oxide-Semiconductor：金属氧化物半导体)电容器。在MOSFET中，例如，n型P-Si栅极电极124可以设置在p型基板120上，在基板与栅极电极之间具有栅极绝缘膜123，该p型基板120包括STI层121和设置在p型基板120表面的n型扩散层122。设置有层间绝缘膜127以覆盖n型P-Si栅极电极124，并且层间绝缘膜127上布置有下部电极126。接触层125设置于层间绝缘膜127中，且下部电极126通过接触层125与n型扩散层122电连接。在这样的构造中，可以利用例如下部电极126等导电层来构成电容器。

此外，例如，采样电容C1和C2均可以是如图35所示的MIM(Metal-Insulator-Metal：金属绝缘体金属)电容器。例如，在p型基板130上可以依次设置有STI层131、层间绝缘膜132、下部电极133、介电膜134和配线层135。上部电极137布置在配线层135上，在上部电极与配线层之间具有接触部136。在这样的构造中，可以利用诸如下部电极133、配线层135和上部电极137等导电层来形成电容器。

例如在前面的实施例中所述的固态成像装置1可被应用于各种图像输入装置。此外，根据本发明的模拟数字转换器可应用于不使用固态成像装置的各种电子设备的驱动电路。下面说明它们的示例。

<应用例1>

图36是图示了数码相机(数码照相机或数码摄像机)300A的构造的框图。数码相机300A包括像素传感器部301(其中二维地布置有像素)、ADC组302和信号处理电路303。包括有根据上述实施例中任一者所述的采样电容C1和C2的ADC 50A布置于ADC组302中。此外，当像素二维地布置时，除了数码相机以外，ADC 50A还可应用于XY扫描仪。

<应用例2>

图37是图示了条码阅读器300B的构造的框图。条码阅读器300B包括像素传感器部305(其中一维地布置有像素)、ADC组306、信号处理电路307和将光照射到条码304的照明LED 308。包括有根据上述实施例中任一者所述的采样电容C1和C2的ADC 50A布置于ADC组306中。

<应用例3>

图38是图示了显示装置300C的构造的框图。显示装置300C例如可以是等离子体显示器，并且包括ADC组309(针对R、G和B的各图像信号而设置)、检测电路310、信号处理电路311、驱动电路312、显示面板313、控制脉冲电源314和驱动电源315。包括有根据上述实施例中任一者所述的采样电容C1和C2的ADC 50A布置于ADC组309中。注意，ADC 50A还可应用于例如CRT显示器、液晶显示器和有机EL显示器等其它显示器而不限于等离子显示器。

<应用例4>

图39是图示了投影仪300D的构造的框图。投影仪300D包括：进行图像数据处理的CPU 316；含有ADC的图像信号处理电路317；和投影单元318。包括有根据上述实施例中任一者所述的采样电容C1和C2的ADC 50A布置在图像信号处理电路317中。

<应用例5>

图40是图示了测量仪器300E的构造的框图。测量仪器300E包括比较器组319(其接收模拟信号和参考信号)和编码器320。根据上述实施例中任一者所述的采样电容C1和C2被布置在比较器组319的相应的差分输入端。这样，本发明也可应用于通常的并列型ADC比较器。除了测量仪器以外，具有这样构造的电子设备的示例还可以包括音频装置。

<应用例6>

图41是图示了X射线探测器300G的构造的框图。X射线探测器300G包括光学传感器321、放大器322、ADC 323、信号处理器324和显示单元325。包括有根据上述实施例中任一者所述的采样电容C1和C2的ADC 50被布置在ADC 323中。

尽管在上面已经说明了一些实施例、变型例和应用例，但是本发明的内容不限于此，并且可以做出各种修改。例如，尽管已经举出采样电容C1和C2均被划分成四个子电容并且四个子电容彼此并排连接的构造的例子，但是例如，在上述的实施例中，子电容的数量(划分数量)不限于四个，且可以是两个、三个或五个及以上。

此外，例如，在上述的实施例中，已经将采样电容C1和C2与模拟数字转换器的比较器连接的情况说明为示例。然而，上述的采样电容C1和C2可应用于模拟数字转换器以外的差分电路。图42和图43均图示了差分电路的示例。这些示例涉及使用差分放大器(运算放大器)的放大电路，且一个差分放大器由彼此并排连接的多个差分放大器构成。这样的构造能够增大差分放大器的最大输出电流值且减少差分放大器的噪声。

在图42的示例中，四个AC放大器彼此并排连接。AC放大器分别包括电阻器550A至550C、电容器C1a至C1d(采样电容C1)、未图示的MOSFET(场效应晶体管)以及差分放大器(运算放大器551)。在本构造中，在分别与相应运算放大器551的输入端子连接的电容器C1a至C1d中，电容器C1b与C1c之间的耦合造成的寄生电容变大，这使AC放大器的增益的频率特性劣化。

在图43的示例中，四个AC放大器彼此并排连接。AC放大器分别包括电阻器550A至550C、电容器C1a至C1d(采样电容C1)、电容器C2a至C2d(采样电容C2)、未图示的MOSFET(场效应晶体管)以及运算放大器551。在本构造中，电容器C2a与C1b之间的耦合以及电容器C2c与C1d之间的耦合造成的寄生电容变大，这使AC放大器的增益的频率特性劣化。

然而，即使在上述的示例中，使用与上述的采样电容C1和C2的布局类似的布局来设计电容器C1a至C1d和C2a至C2d，这能够抑制增益的频率特性劣化，并且能够实现输出电流值的增大和噪声的减少。

注意，例如前面的实施例所述的效果是图示性的和非限制性的。本发明取得的效果可以是上面说明的效果以外的效果，或者还可以包括其它效果。

要注意，本发明可以具有下面的构造。

(1)

一种模拟数字转换器，其包括：

比较器，具有成对的差分输入端；和

第一电容器和第二电容器，分别设置在相应的所述差分输入端，其中，

所述第一电容器包括彼此并排连接的多个第一子电容器，

所述第二电容器包括彼此并排连接的多个第二子电容器，且

所述多个第一子电容器和所述多个第二子电容器混合地布置于多个列中的每一个列。

(2)

根据(1)所述的模拟数字转换器，其中，所述多个第一子电容器和所述多个第二子电容器在两列中交替地布置。

(3)

根据(1)或(2)所述的模拟数字转换器，其中，所述多个第一子电容器的布局与所述多个第二子电容器的布局是镜像反转的。

(4)

根据(1)至(3)中任一项所述的模拟数字转换器，其中，所述第一子电容器和所述第二子电容器均包括第一导电层和第二导电层，所述第一导电层和所述第二导电层均设置在两个或以上的层中并且通过层间连接而彼此连接，并且所述第一导电层和所述第二导电层被布置为彼此相面对。

(5)

根据(4)所述的模拟数字转换器，其中，将所述第一子电容器彼此连接的第一配线层和将所述第二子电容器彼此连接的第二配线层选择性地布置在互不相同的层中。

(6)

根据(5)所述的模拟数字转换器，其中，

在包含所述第一配线层的层中，所述第一配线层以及构成各所述第一子电容器的所述第一导电层和所述第二导电层一体化地形成，并且在平面视图中具有以矩形波形状曲折延伸的形状，且

在包含所述第二配线层的层中，构成所述第二配线层以及各所述第二子电容器的所述第一导电层和所述第二导电层一体化地形成，并且在平面视图中具有以矩形波形状曲折延伸的形状。

(7)

根据(2)至(6)中任一项所述的模拟数字转换器，其中，所述多个第一子电容器和所述多个第二子电容器在平面视图中分别以Z字形的形式布置。

(8)

根据(2)至(6)中任一项所述的模拟数字转换器，其中，所述多个第一子电容器和所述多个第二子电容器在叠层方向上分别以Z字形的形式布置。

(9)

根据(8)所述的模拟数字转换器，其中，

所述第一子电容器和所述第二子电容器均包括第一导电层和第二导电层，所述第一导电层和所述第二导电层均设置在两个或以上的层中并且通过层间连接而彼此连接，并且所述第一导电层和所述第二导电层被布置为彼此相面对，

所述第一子电容器的位置以及所述第二子电容器的位置在相邻的两层是反转的，且

所述第一导电层和所述第二导电层中的一者延伸，并且用于所述层间连接的贯通孔设置在延伸出的部分中。

(10)

根据(9)所述的模拟数字转换器，其中，

在所述相邻的两层中的第一层中，所述多个第一子电容器一体化地形成并且在平面视图中具有以矩形波形状曲折延伸的形状，所述曲折延伸的形状的一部分延伸为具有所述贯通孔，且

在所述相邻的两层中的第二层中，所述多个第二子电容器一体化地形成并且在平面视图中具有以矩形波形状曲折延伸的形状，所述曲折延伸的的形状的一部分延伸为具有所述贯通孔。

(11)

根据(9)所述的模拟数字转换器，其中，在所述相邻的两层中，

各所述第一子电容器的所述第一导电层和所述第二导电层中的一者的一部分延伸，延伸出的部分具有所述贯通孔，且

各所述第二子电容器的所述第一导电层和所述第二导电层中的一者的一部分延伸，延伸出的部分具有所述贯通孔。

(12)

根据(1)至(11)中任一项所述的模拟数字转换器，还包括：静电屏蔽层，被设置为将所述第一子电容器和所述第二子电容器夹在中间。

(13)

根据(12)所述的模拟数字转换器，其中，各所述静电屏蔽层沿着所述多个第一子电容器和所述多个第二子电容器的排布延伸，并且通过层间连接经由贯通孔而被设置在两个或以上层中。

(14)

根据(13)所述的模拟数字转换器，其中，所述贯通孔包括沿着各所述静电屏蔽层的延伸方向布置的多个贯通孔。

(15)

根据(14)所述的模拟数字转换器，其中，所述贯通孔沿着所述延伸方向交替地布置成两条直线。

(16)

根据(13)所述的模拟数字转换器，其中，所述贯通孔设置在沿着所述延伸方向具有长边的矩形区域内。

(17)

根据(12)至(16)中任一项所述的模拟数字转换器，其中，一个所述静电屏蔽层被设置为还覆盖所述多个第一子电容器和所述多个第二子电容器。

(18)

根据(1)至(17)中任一项所述的模拟数字转换器，其中，所述第一电容器和所述第二电容器均是金属氧化物半导体电容器或金属绝缘体金属电容器。

(19)

一种设置有模拟数字转换器的固态成像装置，所述模拟数字转换器包括：

比较器，具有成对的差分输入端；和

第一电容器和第二电容器，分别设置在相应的所述差分输入端，其中，

所述第一电容器包括彼此并排连接的多个第一子电容器，

所述第二电容器包括彼此并排连接的多个第二子电容器，且

所述多个第一子电容器和所述多个第二子电容器混合地布置于多个列中的每一个列。

(20)

一种设置有模拟数字转换器的电子设备，所述模拟数字转换器包括：

比较器，具有成对的差分输入端；和

第一电容器和第二电容器，分别设置在相应的所述差分输入端，其中，

所述第一电容器包括彼此并排连接的多个第一子电容器，

所述第二电容器包括彼此并排连接的多个第二子电容器，且

所述多个第一子电容器和所述多个第二子电容器混合地布置于多个列中的每一个列。

本申请根据并主张于2015年3月4日向日本专利局提交的2015-042633号日本专利申请的优先权的权益，并且将该日本专利申请的全部内容以引用的方式并入本文。

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