交织调制器的制作方法

本申请要求2014年6月20日提交的美国临时专利申请序列号62/015,021、标题为“交织增量累加调制器”的权益，其公开内容通过援引并入在此。关于联邦赞助的研究或开发的声明无
技术领域：
本发明涉及具有改进特性的交织增量累加(Δ∑)调制器。本发明也涉及增量累加(Δ∑)模数转换器(ADC)，其使用上述的交织增量累加(Δ∑)调制器。背景讨论交织增量累加(Δ∑)调制器移除感兴趣的信号带中的噪声，从而接收到期望的信号时，改进该信号带内的动态范围。该动态范围被测量为以dBm给出的接收信号与本底噪声之间的差值。从信号带中移除噪声或更具体地为重整形噪声增加与降低本底噪声相同的陷波深度。更为容易地是针对于窄带应用(～1MHz)中的更深陷波特性来移除噪声，从而可以获得很高的动态范围(100dB)。相反地，对于较宽的信号带宽(～200MHz)，可以获得导致较小动态范围(60dB)的更为浅的陷波。增量累加(Δ∑)经常用作模数转换器的重要一部分，以降低针对于感兴趣的模拟信号的本底噪声。此类的模数转换器通常称为增量累加模数转换器。增量累加(Δ∑)调制器的性能紧密地与时钟频率联系在一起，因为(i)增加时钟频率与信号带宽的比值改进动态范围，并且(ii)更快的采样对于高信号频率处的带通操作是必要的。然而，增加时钟频率给调制器中的量化器强加了更为困难的设计挑战。所公开的Δ∑调制器的架构利用交织概念来放宽(内部ADC和DAC的)量化器时钟频率的要求，而没有影响有效过采样率，因此相比较于现有技术中所做的，使得更为容易地获得跨更高频率处的更宽带宽的渐进动态范围目标。基于传统软件(或软件定义)的接收机架构具有额外的转换级以将射频(RF)减小到可以由高分辨率ADC所支持的频率。这些解决方案对于基于软件的接收机增加了复杂度、尺寸、功率和成本。进一步，基于传统硬件的接收机具有有限的跨功能性并且仅可以通过物理介入来修改。因此，由于基于软件的接收机架构的可编程性和设计效率，但优选地是没有牺牲基于传统硬件的接收机的性能，接收机设计中的演进已经朝着基于软件的接收机架构了。Δ∑调制器已经作为这些基于软件的接收机架构中的前端ADC的优先候选者而出现。然而，还没有实现在输入信号频率处(例如，高于1GHz的频率)获得高的动态范围(例如，80+dB的动态范围)。这里所公开的Δ∑调制器架构对多比特量化器进行交织，以保持快的有效采样率-因此支持更高频率的操作-但每个量化器的采样率被交织因子所减小，因此实现更高动态范围性能。最近由Chun-YaoLu的“AHigh-ResolutionTime-InterleavedDelta-SigmaModulatorwithLowOversampling”，Proc.oftheInternationalSymposiumonIntegratedCircuits(ISIC),2009年12月，公开了用于音频应用的两个增量累加调制器的时间交织。两个调制器利用额外的模拟路径耦合在一起以用于补偿，在图1(a)中示出类似的，其是该现有技术的教导的简化表示。所呈现的架构在理论上可以将采样率减小到四倍并且当与传统的调制器相比时，增加了动态范围。然而，该论文的现有技术方法实际上限于低频率操作，因为实际上，在图1(a)(以及论文的图4中)中所绘出的偶路径和奇路径之间的略微失配可能急剧地恶化该调制器的动态范围。具有部分交织的另一带通Δ∑调制器架构已经被设计用于高IF操作，如JulienRyckaer等人在如下中所教导的，“A6.1GS/s52.8mW43dBDR80MHzBandwidth2.4GHzRFBandpassΔ∑ADCin40nmCMOS”IEEERadioFrequencyIntergratedCircuitSymposium(RFIC)，2010年5月。参见图1(b)。调制器的前向路径中的ADC已经被交织，以放宽时钟的速率。所输出的量化数据被多路复用地备份至系统数据率，以便由单个的DAC转换到模拟误差信号。ADC和DAC并非多比特量化器，而是单比特量化器，并且针对于选择的调制器级限制可获得的动态范围。将所公开的架构扩展至多比特级别将不必然地获得动态范围中的相应增加，因为DAC(非交织的并且仍以满时钟频率操作)将限制整体的调制器性能。为了与其他的现有技术并且与这里所呈现的方法进行比较，在图1(b)中示出架构的插图。1比特ADC仅仅是一个单比较器，其驱动作为单个可切换电源的1比特DAC。1比特DAC本质上是线性的并且不向系统引入非线性。理论显示ADC和DAC中的每个额外比特将动态范围(DR)增加6dB，然而在某个点，多比特DAC的非线性成为一个问题，从而增加更多的比特并不进一步增加动态范围。增量累加的基础理论说明RMS噪声以2-K出现，其中K是量化器比特的数目。一个覆盖该基础理论工作的例子是JamesC.Candy和GaborC.Temes的“OversamplingMethodsforA/DandD/AConversion”。如这里所建议的在多比特ADC和DAC二者中的交织实质上所探讨的是比现有技术中更为困难的问题。除了要管理各个DAC内的失配，满足动态范围目标需要交织的DAC间的匹配。另外，交织增加了环路中的过度相位延迟，并且因此补偿将用于维持稳定性。这些挑战是困难的并且可能使得所建议的解决方案对于其他人看起来不太可行，但是我们已经认定了支持该新的架构的技术方案。技术实现要素：在一个方面中，本发明提供了一种调制器，其具有将输入求和块与数据输出块相耦合的前向路径，该前向路径包括耦合到所述输入求和块的第N级滤波器和多个交织的多比特模数转换器(ADC)，交织的多比特ADC具有耦合到第N级滤波器的输入端和耦合到数据输出块的输出端，以及反馈路径，其包括多个交织的多比特数模转换器(DAC)，该交织的多比特DAC具有耦合到交织的多比特ADC的相应输出端的输入端，该交织的多比特DAC具有在一起求和并且施加到输入求和块的输出端。对ADC和DAC二者的交织的概念允许支持更高的信号频率的更高的时钟频率，因为时钟频率不得不高于输入频率。在另一方面中，本发明提供一种增加Δ∑调制器的动态范围的方法，所述方法包括：提供多个ADC和多个DAC，所述多个ADC和DAC连接成环路；将多个ADC与进入的模拟信号耦合；利用多个时钟信号来控制所述多个ADC和多个DAC，所述多个时钟信号中的时钟信号在时域中相对于彼此偏移，由此每次一个地使能所述多个ADC中的每个ADC以及每次一个地使能所述多个DAC中的每个DAC，使得Δ∑调制器以交织的方式来处理所述进入的模拟信号中的数据。附图说明图1(a)绘出现有技术的Δ∑调制器的简化表示；图1(b)绘出另一Δ∑调制器；图2是并入本发明的Δ∑调制器和Δ∑ADC的实施例的框图；图2a是针对于图2的多相位时钟驱动器的时序图；图3(a)示出反馈DAC将不得不在从ADC的采样时刻延迟的时间τD处被钟控(“clocked”)；图3(b)示出由于所建议的交织的设计中的ADC具有与交织级相乘的采样时钟周期，过度相位延迟按比例增加；图3(c)是针对于低通连续时间第2级增量累加调制器的框图，而图3(d)是针对于带通连续时间第2级增量累加调制器的框图；图4是根据本发明的更为具体的实施例(其中K＝3、M＝2和N＝6)的Δ∑调制器的框图；图4(a)和图4(b)包括交织的时钟和信号(图4(b))的时序图，并且对应于图4的实施例，而图4(a)示出与其对应的信号；图5绘出图4的实施例中使用的第6级滤波器的实施例并且也绘出补偿网络的实施例。图5a绘出在图4的实施例中使用的第6级滤波器的实施例(其将优选地包括但未示出的图5的补偿网络)，但示出来自于DSP的用于控制所绘出的LC网络的频率的控制信号，以及所绘出的跨导放大器的增益；图5a-1绘出结合图5a的实施例所使用的低速DAC阵列；图6a-1、6a-2、6b-1和6b-2绘出用于对输入信号减去反馈信号的两种方案(图6a-1和6b-1)并且包括更为详细的相应可能电路实现(图6a-2和6b-2)；图7是示出两个子ADC的交织的框图；图8示出事实上DAC的交织将优选地使用一种算法来交织单独的动态元素匹配(DEM)块；图9示出精密块应该结合所公开的Δ∑调制器来使用；图9(a)是示出来自于5-GHz和10-GHz时钟源的时钟抖动对于由增量累加调制信号所驱动的理想3比特DAC的SNR的影响的抖动图。具体实施方式通过图2示出本发明的Δ∑调制器100架构的框图。对于最通常的情形示出该框图：所绘出的ADC1021-102M和所绘出的DAC1061-106M的量化器中的第N级滤波器、M时间方式交织因子以及K比特，调制器时钟频率为fs。所提出的架构不同于传统的连续时间Δ∑调制器在于在前向路径104中存在交织的模数转换器(ADC)1021-102M的组(“bank”)102和在反馈路径108中存在具有相同数目的数模转换器1061-106M的组106。输入信号RFIN被施加到求和块114，而反馈路径在该求和块116处被减去。RFIN信号的模拟输入特性(幅度，频率)被编码成数字脉冲流，其被施加到DSP200，该DSP200对脉冲流进行抽取并且当连接到Δ∑调制器100时形成Δ∑ADC101。应该注意到的是尽管图2将输入信号示出为称为RF或射频信号，图2和本发明可以替代地结合中频(IF)信号来使用。IF信号例如可以在一次或多次下变频后通过传统的超外差接收机来产生。如此，在某些实施例中，对求和块114的输入可以是IF信号而非RF信号，这取决于图2的Δ∑调制器100在实际中如何使用。所公开的调制器能够调制输入信号101(RF或IF)，其具有1GHz或更大的载波频率以及20MHz的带宽，并且以60dB的动态范围来如此进行。这些值并不是本发明的限制，而是今天可以通过使用商业上可获得的组件来实现的。随着技术的改进，能够以更高的动态范围来调制更高频率的更好的交织的增量累加(Δ∑)调制器将无疑可能遵从这里的教导。另外，尽管这里所公开的增量累加(Δ∑)调制器被描述为对于RF和IF信号有用(例如，在无线电领域发现)，如果期望的话，所公开的增量累加(Δ∑)调制器也可以用在无线电领域外的其他应用中。图2的Δ∑调制器100的组102可以在此称为ADC而各个ADC1021-102M可以在此被称为多个ADC或多个子ADC。同样地，组106在此可以被称为DAC而各个DAC1061-106M可以被称为多个DAC或多个子DAC。所有的子ADC1021-102M以减小的采样率fs/M来采样并且同样地，子DAC以相同减小的采样率fs/M来采样。对于子ADC1021-102M和DAC1061-106M二者，数M应该是相同的，并且数M反映这里所发生的交织的范围(其也对应于使用在图2的实施例中的子ADC1021-102M和子DAC1061-106M的数目)。M的典型值是二进制值，例如2、4、8等。对ADC进行交织具有如在时域中的去多路复用的相同效果(在子ADC1021-102M的情形中)并且对DAC进行交织具有如在时域中多路复用的相同效果(在子DAC1061-106M的情形中)。降低的fs/M的输出数据速率减轻了图2的调制器和连接图2中示出的调制器100的下游的后处理滤波器(数字信号处理器或DSP200)的接口，由此形成增量累加ADC101。例如，如果M＝8，则DSP200应该能够处理如果数据速率是例如10Gsps的fs/8的时钟频率。如果M＝1(并且，因此没有交织)，则将可能需要硬件去多路复用器(demux)，因为10Gsps的数据速率对于当前设计的DSP可能过快。通常位于交织的ADC之前的跟踪和保持电路并不必需，因为在调制器的前向路径中创建的误差通过反馈环路来整形并且对于整体性能具有较小的后果。相反地，应该解决在来自于子DAC1061-106M的反馈路径中引入的误差。并没有对滤波器112的滤波器级或类型(例如，带通或低通)的约束，然而，针对于过度相位延迟的补偿网络110可能由于具有更高级的滤波器而变得不期望的复杂。通过借助于多相位时钟驱动器121来控制子ADC1021-102M和子DAC1061-106M而发生交织。由多相位时钟驱动器121所产生的示例性时钟在图2a中示例性给出，该图2a是那些时钟的时序图。图2a是概括的示图，并且在由此呈现的多相位时钟驱动器121的实施例中，时钟相位从主时钟(fs)的下降沿导出。这将是具有彼此之间180度反相的一对时钟信号，例如fФ1和fФM-1。滤波器112通过围绕输入信号载波频率(fc)放置滤波器噪声转移函数的多个零来提供模拟输入信号RFIN的噪声整形，因此抑制围绕其的量化噪声。滤波后的信号接着由ADC102来采样和量化。数字输出信号接着通过DAC106而转换回模拟信号并且反馈回用于在块114处进行相减的输入，以形成闭环操作。数字输出信号的后滤波优选地在DSP200中执行，以移除量化误差的带外部分。以远高于输入信号带宽的速率对滤波的信号进行采样(已知为过采样的技术)，结合后处理滤波器功能将得到有效的高精度调制器100，尽管使用了相对粗调的子ADC1021-102M和子DAC1061-106M。粗调在本上下文中意味着若干个比特，例如一到三个。优选地，子AC1021-102M和子DAC1061-106M每个是三比特装置。相比较而言，典型的现有技术ADC架构将需要13个比特以获得80dB的动态范围。利用所公开的电路，80dB的动态范围可以利用实现为三比特装置的子ADC1021-102M和子DAC1061-106M，使用在fs处具有适宜的小抖动的时钟来实现。第N级滤波器112也优选地经由补偿网络110耦合到子DAC1061-106M的输入端(或输出端)，其将在下面关于图4的实施例来详细地描述，图4详细示出滤波器112的具体实施例(该实施例使用N＝6的第N级滤波器)。在这里稍后讨论第N级滤波器112是否耦合到子DAC1061-106M的输入端或输出端。在子ADC1021-102M和DSP200之间的是块120，其被标记为“数据输出”。如将要看到的，该块120将包括解码器，去多路复用器以及也可能的输出缓冲器，为了简化图示而未在此绘出。参见例如图4和图7的实施例，其绘出此类的元素。交织缓解了许多问题但复杂化了调制器设计的两个方面。第一个问题是交织的子DAC1061-106M间的失配。这些子DAC1061-106M每个是K比特(多比特)DAC。并且正如上面所指出的，反馈路径108中的误差将直接影响整体调制器100性能。具体地，DAC1061-106M的动态范围必须满足整个调制器100的要求。如果期望，可以使用针对于交织的DAC106的功率有效的动态元素匹配(DEM)网络。参见图7。图2(a)是图2的多相位时钟驱动器115的时序图。在该概括的图示中，从主时钟fs的下降沿导出时钟相位。将存在相对于彼此180度反相的一对时钟信号，例如如fФ1和fФM-1的情形中。对于M＝2的交织，时钟相位(fФ1和fФ2)是主时钟频率(fs)的一半，并且相对于彼此180度反相。图4(b)是交织的时钟和信号的时序图并且对应于图4的实施例。在图4(b)上示出的信号通过图4(a)而涉及回到图4的实施例(图4(a)类似于图4)，但在其上标记的信号对应于图4(b)的时序图。图4(b)的示例性时序图使用归零(RTZ)DAC，其在当不评估样本时令输出电流为空。当使用RTZ子DAC时，可以对输出电流进行求和，以产生反馈电流IF/B。使用非归零(NRZ)DAC来替代RTZ子DAC将对设计增加复杂度。由交织引入的第二问题是通过环路的相位延迟中的有效增加。图3(a)和图3(b)示出交织的架构中的过度环路延迟所增加的挑战。延迟可以恶化环路的性能并且过度延迟可以导致不稳定的调制器。任意实际的ADC花费时间来做出判定。因此，反馈DAC将不得不在从ADC的采样时刻延迟的时间τD处被钟控，如图3(a)所示出的。由于所建议的交织设计中的ADC具有与交织级相乘的采样时钟周期(其是频率的倒数)(产生fs/M)，过度相位延迟按比例增长，因为如在图3(b)上所提到的，交织的设计中的减小的采样率对过度环路延迟造成倍增效应。补偿网络使用用于减缓增加的环路延迟的影响的技术来恢复理想的噪声转移函数。可以使用此类的技术，如将绕1比特反馈路径的直接路径添加到滤波器中的级间求和节点并且调谐滤波器112的滤波器系数。图3(c)和3(d)示出增量累加调制器100中的子ADC和子DAC并不限于使用带通滤波器112(参见图3(d)中的滤波器112的带通实施例)。与低通滤波器112实施例的交织(参见图3(c)的滤波器112)可以提供更高的过采样率，以便由此获得动态范围中的进一步增加。所建议的架构当前被实施于上达至2.2到2.6GHz的蜂窝频带的应用实践。参见图4，其是根据本发明的更为具体实施例的Δ∑调制器的框图，其中K＝3、M＝2并且N＝6。作为激进的动态范围目标(>100dB),低功耗(<500mW)和实际技术限制之间的折中来选择调制器设计参数。在下面的表I中提供被实施的调制器的总结并且在图4中示出简化的框图。表I：针对于图4的实施例的模块化设计参数通过图5更为具体地示出图4的实施例的第6级滤波器112的第一实施例。图5的实施例的滤波器112具有三个无源谐振器L1-L3，多跨导放大器T1-T8和三个积分器I1-I3。该实施例中的滤波器112的配置是前馈架构，信号从更早的谐振器阶馈送进最终的求和节点FSN。尽管反馈架构可以提供更多的带外噪声整形，前馈架构在设计稳定的调制器中给出更多的灵活性。该实施例使用了无源谐振器L1-L3，因为它们比有源谐振器具有更低的噪声系数、更高的线性度、需要更少的功率并且可以操作在更高的载波频率。当然，如果想的话，可以将有源滤波器和/或反馈架构用于滤波器112。每个谐振器L1-L3的品质因数或Q主要通过每个谐振器中的电感器的(固有)串联电阻来设置。通过定义期望的噪声转移函数、从表达式中提取系数，并且接着将系数转变为电路参数，可以确定滤波器的槽(“tank”)值、放大器跨导和积分器参数。在下面的表II中给出构成用于滤波器112的谐振器L1-L3的电感器和电容器的示例性值，该滤波器112具有从2.0到2.4GHz的通频带。表II：用于L1-L3的示例性电感器和电容器值L1L2L32.5nH2.5nH2.5nH3.62pF3.70pF3.74pF补偿网络110(对于图5的实施例绘出两个相同的网络110-1和110-2，由于在图4的实施例中M＝2，每个网络针对于两个3比特总线的每个)是一个概括化图，其示出由编码的数字数据(参见图4，来自于DAC1061和1062的输入)所驱动的三个DAC122并且反馈回滤波器112的内部滤波器节点。在最简化的形式中，每个补偿网络110-1和110-2可能包括多个单个1比特DAC122，每个由子ADC1021和1022之一的最高有效位来驱动并且反馈回滤波器112的最终求和节点FSN。图5的描绘更为概括化，因为对于补偿网络110的所绘出的实施例中的两个3比特总线的每个的3比特的每个，存在单独的1比特DAC。另外，所绘出的1比特DAC可以连接到子DAC1061和1062的输出端而非它们的输入端。然而，1比特DAC优选地连接到子DAC1061和1062的输入端，因为在子DAC1061和1062的输入端处，数字代码是电压值，而在输入端处，这里的数据以电流值来表达。在图5中示出的滤波器112的实施例具有固定的谐振器L1-L3并且跨导放大器T1-T8的增益也是固定的。然而，如果槽电路(谐振器)L1-L3的频率可以被改变并且如果跨导放大器T1-T8也同样可以被改变，则将得到更多的设计灵活性。通过图5a绘出滤波器的此类实施例。转向图5a，该图绘出用于跨载波频率(fc)带进行谐调的滤波器112的实施例。频率陷波控制数据(优选地是以来自于DSP200的比特形式)被发送到L1-L3谐振器中的控制可变电容器以改变电容值，并且由此影响滤波器的陷波频率中的改变。为了保持调制器稳定，施加到跨导放大器T1-T8的系数修改它们的增益，这些增益优选地随着陷波改变带通滤波器内的位置而变化。图5a的实施例优选地继续使用图5中示出的补偿网络110-1和110-2，但为了简化图示，它们并未示出在图5a上。在图5a的实施例中，由DSP200优选提供的频率陷波控制比特通过改变所绘出的可变电容器来控制谐振器L1-L3的谐振频率。为此，每个绘出的可变电容器优选地包括电容器的组，该电容器的组根据来自于DSP200的多比特数字代码而被接通每个谐振器或断开每个谐振器。替代地或附加地，通过提供电感器的组来令在每个谐振器L1-L3中绘出的电感器可有效地可变，该电感器的组通过来自于DSP的多比特数字代码而接通或断开谐振器。电容器(或电感器)的组可以包括例如32个电容器(或电感器)的组，其可以被通过来自于DSP200的五个比特代码接通和断开谐振器。如果在每个谐振器中使用32个电容器和32电感器，则电容器和电感器二者可以被接通和断开，并且对于每个谐振器，频率陷波控制数据应该是十比特代码。随着陷波和期望的载波频率改变，跨导放大器T1-T8的增益优选地由来自于图5a的实施例中的DSP200控制。图5a包括由低速率DAC阵列标记的块125。通过图5a-1详细地示出低速率DAC阵列125。在图5a-1中，来自于DSP200的单比特数字数据流被连同时钟(其可以是kHz到低MHz范围中的相对低速率)施加到串并转换器126。串关转换器126的并行输出被施加到多个多比特DAC128，每个针对于跨导放大器T1-T8中的每个。由每个DAC128所转换的比特数目不需要相同。一些DAC比其他DAC128可以转换更多的比特，从而一个可以被标记为p比特DAC而另一个被标记为n比特DAC。由每个DAC128所转换的比特数据将取决于将上述的系数施加于跨导放大器T1-T8中所容忍的粗糙度的量。在图4的实施例中，低噪声跨导放大器(LNTA)被绘出为发生于求和块116之前。该求和块116LNTA组合再次通过图6a-1来图示地示出，并且图6a-2更为详细地绘出这些求和块116如何可能被实施。如通过图6b-1图示地示出，LNTA可以发生在求和块116后，而图6b-2更为详细地绘出该实施例中的求和块116如何可能被实施。用于从输入信号RFIN中减去来自于DAC106的反馈信号的这两个方法(参见图6a-1和图6b-1)，“相减”实际上是反转的反馈值与输入信号RFIN的求和。求和可以执行为电流求和或电压求和。电流求和是宽带操作-结点(“junction”)不会引入延迟并且将不限制带宽。不足在于对于LNTA呈现更高的信号幅度，令其成为更难以设计的组件。当减法在图6b-1和图6b-2的实施例中示出为LNTA之前时，仅向LNTA呈现误差信号，从而更高的动态范围操作成为可能。另外，当需要RF删除时，耦合器可以具有双重使用。该方法的不足之处在于耦合器增加延迟并且可能造成调制器100不稳定。为了理解清楚，在图6a-2和图6b-2中绘出滤波器112的第一谐振器L1。由于不需要重复第一谐振器L1，从而图6a-2和图6b-2的这些电路的输出被施加在图5的结点J处。图7是示出使用闪速架构装置的两个子ADC的交织的框图。每个子ADC1021和1022具有阶梯和比较器组，以产生用于下游子DAC1061和1062的温度计码。解码器将温度计码转换成二进制以将I/O计数从8减小到3，并且去多路复用器(DEMUX)减小输出数据速率，从而DSP200可以处理调制器100数据。子ADC1021和1022被钟控为相对于彼此180度反相，并且因此交替地对输入模拟数据(来自滤波器112)进行采样。采样和保持放大器(SHA)通常被用在交织的ADC的前端，以最小化定时误差，但这是具有挑战性的设计，因为在该实施例中，它们必须操作在10.4GHz的全时钟频率处。在调制器的反馈路径中引入的误差(例如来自于多比特DAC的非线性度)直接影响调制器的性能，而调制器的前向路径中的误差通过闭合环路反馈配置来整形。由于子ADC1021和1022的误差由调制器来整形，当交织的ADC使用在所公开的调制器100中时，可以省略SHA。在该实施例中，每个子ADC被钟控在5.2GHz处，并且产生每秒5.2千兆样本(5.2Gsps)的温度计代码。图8示出事实上DAC的交织将优选地使用算法来交织单独的动态元素匹配(DEM)块。DEM块的随机化输出将驱动所绘出的一元电流源开关。假设M＝2与进入到DAC的5.2Gsps温度计代码进行交织，仅输出求和块需要支持10.4Gsps。在文献中已经很好地研究了动态元素匹配。参见例如IanGalton的论文“WhyDynamic-Element-MatchingDACsWork”,IEEETransactionsonCircuitsandSystems-II:ExpressBriefs,Vol.57,No.2,Feb.2010,pp.69-74,其通过援引并入在此。思想是“随机地”分配锁存器(“latch”)和一元电流源之间的连接。通过这样进行，来自于制作DAC中的工艺失配的任何误差得到分布，从而杂散信号开始看起来像平直白噪声并且动态范围得到改善。在DAC设计的领域中DEM是公知的并且因此不在此进一步讨论。图9绘出需要具有超低抖动的时钟源fs，或最终时钟源将建立本底噪声并且来自于时钟源的噪声不被调制器整形。图9(a)是示出来自于5-GHz和10-GHz时钟源的时钟抖动对于由增量累加调制信号所驱动的理想3比特DAC的SNR的影响的图。趋势显示对于时钟抖动的每次加倍，SNR将降级6dB。为了获得80dB的动态范围，基于超出100KHz的时钟的相位噪声，产生fs的时钟应该具有小于30fsec的RMS时钟抖动。此类的时钟可以商业上从佛罗里达州的迈尔斯堡的Crystek获得，并且如果期望高动态范围，例如80dB，则应该使用具有低抖动时钟(具有相对低的抖动)的高质量时钟。已经根据专利法规的要求描述了本发明，本领域技术人员将理解如何对本发明做出改变和修改，以满足他们的特定要求或条件。可以做出此类的修改和改变而不脱离如这里所公开的本发明的范围和精神。此处结束本发明的实施例的描述。为了说明和描述的目的已经呈现了这些实施例的上述描述和做出同样的方法，并且现在应该清楚的是本发明具有下面的特征和/或概念：概念1：一种调制器，包括：将输入求和块与数据输出块相耦合的前向路径，该前向路径包括耦合到所述输入求和块的第N级滤波器和多个交织的多比特模数转换器(ADC)，交织的多比特ADC具有耦合到第N级滤波器的输入端和耦合到数据输出块的输出端，以及反馈路径，其包括多个交织的多比特数模转换器(DAC)，该交织的多比特DAC具有耦合到交织的多比特ADC的相应输出的输入端，该交织的多比特DAC具有在一起求和并且施加到所述输入求和块的输出端，并带有从交织的多比特DAC到第N级滤波器的连接。概念2：概念1的调制器，其中数据输出块包括串联耦合在所述交织的多比特ADC的输出端和所述调制器的输出端之间的至少解码器和去多路复用器。概念3：概念1或2的调制器，其中交织的多比特ADC以温度计代码输出数字数据并且所述解码器将来自于交织的多比特ADC的温度计代码化数据转换成格雷码或二进制码。概念4：前述概念的任意一个或多个的调制器，其中输入求和块将至所述调制器的模拟数据的输入RF流与交织的多比特DAC的输出组合，从而在使用中，从模拟数据的输入RF流中减去在所述交织的多比特DAC的输出端处的模拟数据。概念5：概念4的调制器，其中所述输入求和块包括低噪声跨导放大器(LNTA)，其具有耦合到模拟数据的输入RF流的输入端以及连接到所述交织的多比特DAC的输出端和所述第N级滤波器的输入端的输出端。概念6：概念4的调制器，其中输入求和块包括耦合器，其具有耦合到模拟数据的输入RF流和所述交织的多比特DAC的输出端的输入端和至少一个输出端，所述输入求和块进一步包括低噪声跨导放大器(LNTA)，其具有耦合到所述耦合器的至少一个输出端的输入端和具有耦合到所述第N级滤波器的输入端的输出端。概念7：前述概念的任意一个或多个的调制器，其中从所述交织的多比特DAC到第N级滤波器的连接包括至少一个稳定性补偿电路。概念8：概念7的调制器，其中所述稳定性补偿电路具有耦合在所述交织的多比特DAC的输入端处的输入端和耦合到所述第N级滤波器中的最终求和节点的至少一个输出端。概念9：概念8的调制器，其中在所述第N级滤波器中的所述最终求和节点经由多个一比特DAC来接收在所述交织的多比特DAC的输入端处可获得的最高有效位。概念10：概念7-9的任意一个或多个的调制器，其中所述稳定性补偿电路具有多个一比特DAC，其将在所述交织的多比特DAC的输入端处可获得的数据与在所述第N级滤波器内的求和节点耦合。概念11：概念7-9的任意一个或多个的调制器，其中所述稳定性补偿电路具有多个一比特DAC，其将在所述交织的多比特DAC的输出端处可获得的数据与所述第N级滤波器内的求和节点耦合。概念12：前述概念的任意一个或多个的调制器，其中第N级滤波器是带通滤波器。概念13：概念1-11的任意一个或多个的调制器，其中所述第N级滤波器是低通滤波器。概念14：概念1-11的任意一个或多个的调制器，其中所述第N级滤波器是其内具有三个谐振电路的第6级滤波器。概念15：前述概念的任意一个或多个的调制器，其中所述多个交织的多比特ADC包括一对交织的三比特ADC，其中所述多个交织的多比特DAC包括一对交织的三比特DAC。概念16：前述概念的任意一个或多个的调制器，其中所述多个交织的多比特ADC包括多个梯形电路，每个梯形电路与比较器电路串联耦合，以产生对应于提供给所述梯形电路的模拟数据的数字温度计代码。概念17：前述概念的任意一个或多个的调制器，其中所述第N级滤波器具有串联耦合在滤波器输入端和滤波器输出端之间的多个谐振器并且优选地为N/2个谐振器。概念18：概念17的调制器，其中所述谐振器具有固定的谐振频率。概念19：概念17的调制器，其中所述谐振器具有通过数控滤波器值所设置的可变谐振频率。概念20：概念19的调制器，其中数控滤波器值从耦合到所述数据输出块的数字信号处理器导出。概念21：概念18的调制器，进一步包括多个多比特DAC，其具有由所述数字信号处理器所控制的输入端并且具有耦合到所述第N级滤波器中的多个跨导放大器以便控制其增益的输出端。概念22：一种模数转换器，包括根据权利要求2所述的调制器和耦合到所述权利要求2的调制器的输出端的抽取器。概念23：一种增加Δ∑调制器的动态范围的方法，所述方法包括：提供多个ADC和多个DAC，所述多个ADC和DAC连接成环路；将多个ADC与进入的模拟信号耦合；利用多个时钟信号来控制所述多个ADC和多个DAC，所述多个时钟信号中的时钟信号在时域中相对于彼此偏移，由此每次一个地使能所述多个ADC中的每个ADC以及每次一个地使能所述多个DAC中的每个DAC，使得Δ∑调制器以交织的方式来处理所述进入的模拟信号中的数据。概念24：概念23的方法，进一步包括由所述多个ADC中的每个ADC和所述多个DAC中的每个DAC并行处理的比特数目，使得所述多个ADC中的每个ADC是多比特ADC并且所述多个DAC中的每个DAC是多比特DAC。概念25：概念23的方法，其中所述多个ADC中的所述ADC的数目等于M并且由所述ADC的每个一次处理的比特数目等于K，其中M优选地等于2并且K优选地等于3。概念26：概念23-25的任意一个的方法，进一步包括连同来自于多个DAC的输出向求和结点施加进入的模拟信号，并且通过第N级滤波器来对来自于所述求和结点的数据输出进行滤波，并且以所述交织的方式向所述多个ADC施加所述第N级滤波器的输出。该列表和所公开的实施例并不旨在是穷举性的或将本发明限于这里所公开的精确的实施例、形式和/或方法。鉴于上述的教导，许多修改和改变是可能的。意图在于本发明的范围不是受该具体实施方式的限制，而是由所附的权利要求书来限制的。提供示例性实施例的上述具体描述以用于说明性的目的并且根据法律的要求来进行公开。并不意图是穷举性的或将本发明限于这里所述的精确形式，而仅仅是使得本领域技术人员能够理解本发明是如何适于特定的应用或实施。修改和改变的可能性将对于本领域的从业者来说是明显的。示例性实施例的描述并不旨在进行任何限制，该示例性实施例可能已经包括容差、特征尺寸、具体操作条件、工程规范或类似的，并且可以在实施之间变化，或具有对于现有技术的改变，并且其应该没有暗示任何的限制。申请人已经关于现有技术的状态做出该公开，但也预见到推进并且未来的这些修改可以考虑这些推进，即根据现有技术的当前状态。意图在于本发明的范围由撰写的权利要求书和适用的等同方案来定义。对单数的权利要求元素的引用并不旨在意味着“一个并且仅一个”，除非明确地如此陈述。此外，在本公开中，没有元素、组件或方法或工艺步骤旨在贡献于公众而无需考虑元素、组件或步骤是否清楚地陈述于权利要求书中。这里并没有权利要求元素将被在35U.S.CSec.112第6款下进行解释，除非该元素使用“用于……装置”的短语来进行明确地陈述，并且这里没有方法或工艺步骤将在那些条款下进行解释，除非步骤或多个步骤使用短语“包括步骤……”来进行明确地陈述。优选地包括这里所述的所有元素、部件和步骤。将要理解的是这些元素、部件和步骤的任意可以由其他元素、部件和步骤来替换，或被一起删除，正如对本领域技术人员所言是显而易见的。宽泛地，该书面文件公开了至少下面：一种增量累加调制器，其已经改进了动态范围。Δ∑调制器具有多个ADC和多个DAC，多个ADC和DAC以环路连接。多个ADC与进入的模拟信号耦合。时钟发生器提供多个时钟信号，其控制多个ADC和多个DAC，所述时钟信号在时域中相对于彼此偏移，由此每次一个地使能所述多个ADC中的每个ADC以及每次一个地使能所述多个DAC中的每个DAC，使得Δ∑调制器以交织的方式来处理所述进入的模拟信号中的数据。增量累积调制器在环路的前向路径中具有第N个级滤波器。当前第1页1 2 3