用于可编程集成电路的具有低阈值电压P沟道晶体管的互连电路的制作方法

本申请的实施例大体涉及电子电路，并且具体涉及用于可编程集成电路的具有低阈值电压P沟道晶体管的互连电路。

背景技术：

集成电路(IC)可以实现执行指定的功能。其中一种类型的IC是可编程IC，例如现场可编程门阵列(FPGA)。FPGA通常包括可编程片的阵列。这些可编程片可包括例如输入/输出模块(IOB)、可配置逻辑模块(CLB)、专用随机存取存储器模块(BRAM)、乘法器、数字信号处理模块(DSP)、处理器、时钟管理器、延迟锁定环(DLL)等。各种逻辑元件可以通过可编程互连结构互连，可编程互连结构包括在可通过配置存储器中的静态存储单元编程的互连电路之间的大量互连段(interconnect segment)。互连段和逻辑元件可以使用编程的互连电路选择性地互连。互连电路可以包括选择性地将输入节点连接到输出节点的晶体管传输门。互连延迟，例如由晶体管传输门引入的互连延迟，会给FPGA性能带来显著的瓶颈。

技术实现要素：

本申请描述了用于可编程集成电路(IC)的具有低阈值电压P沟道晶体管的互连电路。在一个示例性的实施例中，用于可编程IC的互连电路包括：输入端子，其被耦接以从可编程IC中的一个节点接收；输出端子，其被耦接以向可编程IC中的另一节点发送；第一和第二控制端子，其耦接以从可编程IC的存储单元接收，以及耦接在输入端子和输出端子之间并耦接到第一和第二控制端子的互补金属氧化物半导体(CMOS)传输门。CMOS传输门包括配置有用于制造可编程IC的CMOS工艺的低阈值电压的P沟道晶体管。

在另一示例性的实施例中，可编程IC包括互连段、配置存储单元以及通过可被配置存储单元的一部分编程的互连电路耦接到互连段的逻辑元件。第一互连电路包括具有与P沟道晶体管并联耦接的N沟道晶体管的第一CMOS传输门电路。该P沟道晶体管配置有用于制造可编程IC的CMOS工艺的低阈值电压。

在另一示例性的实施例中，用于选择性地耦接可编程IC中的节点的方法包括：从具有与P沟道晶体管并联耦接的N沟道晶体管的CMOS传输门电路的输入端子处的输入节点接收输入信号。P沟道晶体管配置有用于制造可编程IC的CMOS工艺的低阈值电压。该方法还包括利用来自可编程IC中的存储单元的第一控制信号驱动N沟道晶体管的栅极端子，利用来自存储单元的第二控制信号驱动P沟道晶体管的栅极端子，以及响应于第一控制信号和第二控制信号，将来自CMOS传输门电路的输出信号耦接到输出节点。

附图说明

为了详细理解上述特征的方式，可以通过参考示例性实施例来更具体地描述上面概括的内容，其中一些示例性的实施例在附图中示出。然而，应当注意，附图仅示出了典型的示例性实施例，因此不应被认为是对本申请范围的限制。

图1示出了根据一个示例性实施例实现的可编程IC的架构；

图2是描绘根据一个示例性实施例实现的互连电路的框图；

图3是描绘根据一个示例性实施例实现的可编程IC的一部分的框图；

图4是描绘根据一个示例性实施例实现选择性地耦接可编程IC中节点的方法的流程图；

图5是根据一个示例性实施例的关于两个P沟道晶体管的源极-栅极电压与漏极电流之间关系的曲线图。

为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共用的相同元件。预期一个实例的元件可以有利地包含在其它实例中。

具体实施方式

本申请描述了用于可编程集成电路(IC)的具有低阈值电压P沟道晶体管的互连电路。在一个示例性实施例中，互连电路包括由存储单元控制的一个或多个高性能互补金属氧化物半导体(CMOS)传输门电路，以选择性地将可编程IC中的输入节点耦接到输出节点。输入和输出节点中的每一个都可以是可编程IC中的导体或导线，例如逻辑元件的端子或可编程互连的互连段。例如，互连电路可以将逻辑元件耦接到互连段，将逻辑元件耦接到其它逻辑元件，或将互连段耦接到可编程互连中的其它互连段。

每个高性能CMOS传输门电路包括与P沟道晶体管并联耦接的N沟道晶体管。P沟道晶体管配置有用于制造可编程IC的CMOS工艺的低阈值电压。低阈值电压P沟道晶体管通过减少通过每个CMOS传输门电路的信号延迟来提高互连电路的性能。虽然低阈值电压P沟道晶体管将增加通过CMOS传输门电路的漏电流，但传输门漏电流只是可编程互连中总漏电流的一个小分量。此外，在一些示例中，当P沟道晶体管处于截止状态时，P沟道晶体管可以被反向偏置以减小亚阈值漏电流。因此，漏电流增加的净影响是极小的，而性能增加是显著的。在高性能CMOS传输门电路中使用低电压阈值P沟道晶体管的每瓦特性能的权衡(per watt trade-off)优于其它提高互连性能的技术，例如增加可编程互连的电源电压或在可编程互连的驱动器中使用低阈值电压晶体管。这些和其他方面在下面进一步描述。

现在转到附图，图1示出了FPGA架构100，其包括大量不同的可编程片，包括多吉比特收发器(“MGT”)101、可配置逻辑模块(“CLB”)102、随机存取存储器模块(“BRAM”)103、输入/输出模块(“IOB”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数字信号处理模块(“DSP”)106、专用输入/输出模块(“I/O”)107(例如，配置端口端口和时钟端口)以及其它可编程逻辑108，诸如数字时钟管理器、模数转换器、系统监视逻辑等。一些FPGA还包括专用处理器模块(“PROC”)110。配置和时钟逻辑105包括分布在整个FPGA架构100中的配置存储单元(未具体示出)。

在一些FPGA中，每个可编程片可以包括至少一个可编程互连元件(“INT”)111，其具有到同一片内的可编程逻辑元件的输入和输出端子120，如包括在图1顶部的示例所示。每个可编程互连元件111还可以包括到同一片或其它片中的相邻可编程互连元件的互连段122的连接。每个可编程互连元件111还可以包括到逻辑模块(未示出)之间的通用路由资源(general routing resource)的互连段124的连接。通用路由资源可以包括逻辑模块(未示出)之间的路由通道，包括用于连接互连段的互连段(例如，互连段124)和开关模块(未示出)的路径。通用路由资源的互连段(例如，互连段124)可以跨越一个或多个逻辑模块。可编程互连元件111与通用路由资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。每个可编程互连元件111可以包括可以在输入互连段和输出互连段之间实现各种类型的切换(例如交叉点切换、断点切换、多路复用切换等)的互连电路。下面参照图2描述在可编程互连元件111中使用的示例性互连电路。

在一个示例性实施例中，CLB 102可以包括可编程以实现用户逻辑的可配置逻辑元件(“CLE”)112加上单个可编程互连元件(“INT”)111。BRAM 103可以包括BRAM逻辑元件(“BRL”)113以及一个或多个可编程互连元件。通常，一个片中包括的互连元件的数量取决于片的高度。在如图所示的示例中，一个BRAM块具有与五个CLB相同的高度，但是也可以使用其它数量(例如四个)。一个DSP片106除了适当数量的可编程互连元件之外，还可以包括DSP逻辑元件(“DSPL”)114。除了可编程互连元件111的一个实例之外，IOB 104还可以包括例如输入/输出逻辑元件(“IOL”)115的两个实例。本领域技术人员将清楚，连接到例如I/O逻辑元件115的实际的I/O垫板通常不限制在输入/输出逻辑元件115的区域。

在如图所示的示例中，靠近裸片中心的水平区域(如图1所示)用于配置、时钟和其它控制逻辑。从该水平区域或列延伸的垂直列109用于在FPGA的宽度上分配时钟和配置信号。

利用图1所示的架构的一些FPGA包括额外的逻辑模块，它们打乱了构成FPGA的大部分的常规列状结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块110跨越了多个CLB和BRAM列。处理器模块110可以包括多种组件，其范围从微处理器到微处理器、存储控制器、外围设备等组成的完整的可编程处理系统。

注意，图1仅意在示出示例性FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及互连/逻辑实现只是单纯示例性的。例如，在实际的FPGA中，当CLB出现时，一般存在不止一个相邻CLB行，从而有助于用户逻辑的有效实施，但相邻CLB行的数目随着FPGA的总体大小而变化。此外，图1的FPGA示出了可以采用本文所述的互连电路的示例的可编程IC的一个示例。本文所描述的互连电路可以用于其它类型的可编程IC，例如复杂可编程逻辑器件(CPLD)或具有用于选择性地耦接逻辑元件的可编程互连结构的任何类型的可编程IC。

图2是示出了根据一个示例性实施例的互连电路200的框图。互连电路200大体包括耦接到输入节点204的第一输入端子218-1，耦接到输入节点206的第二输入端子218-2以及通过可选的驱动器210耦接到输出节点208的输出端子220。互连电路200还被耦接到控制端子222-1和222-2，以及控制端子224-1和224-2。输入节点204和206中的每一个都可以是逻辑元件(例如，CLB、IOB、BRAM、DSP等)或互连段(例如，耦接到另一互连电路的互连段)的输出。输出节点208可以是逻辑元件或互连段的输入。输入节点204提供信号IN1，且输入节点206提供信号IN2。输出节点208提供信号OUT。互连电路200用作多路复用器，其选择性地将输入节点204或输入节点206耦接到输出节点208。互连电路200可以是将逻辑元件耦接到通用路由资源的可编程互连元件111的一部分，或耦接通用路由资源中的互连段的开关模块的一部分。

互连电路200包括CMOS传输门电路202-1和202-2(统称为“CMOS传输门电路202”)。CMOS传输门电路202-1包括与P沟道晶体管Q2并联的N沟道晶体管Q1。CMOS传输门电路202-2包括与P沟道晶体管Q4并联的N沟道晶体管Q3。在一些示例中，可以提供驱动器210以缓冲CMOS传输门电路202-1或202-2的输出。

N沟道晶体管Q1和Q3也可以被称为N型金属氧化物半导体(NMOS)场效应晶体管(FET)，并且P沟道晶体管Q2和Q4也可以被称为P型金属氧化物半导体(PMOS)FET。金属氧化物半导体FET(MOSFET)是包括源极、漏极、栅极和本体(衬底)端子的四端子器件。按照惯例，电荷载流子从源极进入晶体管的栅沟道并且从漏极离开栅沟道。晶体管Q1-Q4被配置为传输门，因此传统定义的源极和漏极端子取决于输入端子218-1和218-2与输出端子220的电压的相对值。因此，晶体管Q1-Q4在本文中被描述为除了栅极端子和本体端子之外还具有输入端子侧的第一端子和输出端子侧的第二端子。

晶体管Q1和Q2的第一端子被耦接到输入端子218-1。晶体管Q1和Q2的第二端子被耦接到输出端子220。晶体管Q1的本体端子被耦接到参考电压V_REF(例如，电学地或某些已知的电压源)。晶体管Q2的本体端子被耦接到高于参考电压的电源电压V_DD。在本文中，参考电压表示逻辑低或逻辑“0”，而电压V_DD表示逻辑高或逻辑“1”。晶体管Q1的栅极端子耦接到控制端子222-1以接收信号M1，而晶体管Q2的栅极端子耦接到控制端子222-2，以接收信号M1'，其中修饰信号名称的“撇号(prime)”表示逻辑反转。在一个示例中，信号M1和M1'可以由存储单元212产生。为了清楚起见，假设参考电压V_REF为电学地(即，零电压)。

晶体管Q3和Q4的第一端子被耦接到输入端子218-2。晶体管Q3和Q4的第二端子被耦接到输出端子220。晶体管Q3的本体端子被耦接到参考电压。晶体管Q4的本体端子被耦接到电源电压V_DD。晶体管Q2的栅极端子耦接到控制端子224-1以接收信号M2，而晶体管Q4的栅极端子耦接到控制端子224-2以接收信号M2'。在示例中，信号M2和M2'可以由存储单元214产生。

存储单元212和214可以包括能够随时间而保持电压的任何类型的存储单元。在一个示例中，存储单元212和214包括静态随机存取存储器(RAM)单元等。存储单元212和214可以是可编程IC的配置存储器216的一部分。尽管四个信号M1，M1'，M2和M2'被显示为由两个存储单元产生，但是在其他示例中，这样的信号可以由一个或多个存储单元产生。

在运行中，存储单元212、214驱动CMOS传输门电路202-1和202-2的控制端子，使得CMOS传输门电路202-1或202-2中的一个被使能以传输其相应的输入信号作为输出信号，而另一个则被禁用。作为示例，以下讨论假设CMOS传输门电路202-1被使能，并且CMOS传输门电路202-2被禁用的情形。为了使能CMOS传输门电路202-1，控制信号M1是电源电压，例如V_DD或高于V_DD的电压，这里称为V_GG。因此，控制信号M1'是参考电压。为了禁用CMOS传输门电路202-2，控制信号M2是参考电压，并且控制信号M2'是电源电压V_DD或V_GG。

在下面的示例中，N沟道和P沟道晶体管被描述为响应于各种偏置条件而被“导通”和“截止”。在本文中，当晶体管被偏置以通过栅沟道(例如，当MOSFET在欧姆或饱和区域中运行时)传导电流(称为“漏极电流”)时，晶体管“导通”。当晶体管被偏置以切断通过栅沟道的电流传导时(例如，当MOSFET在截止区域中运行时)，晶体管“截止”。“截止”晶体管可以传导亚阈值或“漏”电流。

关于使能的CMOS传输门电路202-1，考虑输出端子220处于参考电压并且信号IN1从参考电压转换到电源电压V_DD(例如，从逻辑低转换到逻辑高或“上升沿条件”)的情况。在上升沿条件下，N沟道晶体管Q1的第一和第二端子分别用作漏极和源极。P沟道晶体管Q2的第一和第二端子分别用作源极和漏极。对于N沟道晶体管Q1，栅极电压(V_G)等于电源电压V_DD或V_GG，漏极电压(V_D)等于参考电压，并且源极电压(V_S)随时间从参考电压变为电源电压V_DD。因此，N沟道晶体管Q1的栅极-源极电压(V_GS)变化并且等于φ-V_O，其中φ是电源电压V_DD或V_GG，而V_O是输出端子220上的输出电压。N沟道晶体管Q1导通，直到V_O等于φ-V_TN，其中V_TN是N沟道晶体管Q1的阈值电压。当V_O达到φ-V_TN时，N沟道晶体管Q1的V_GS等于阈值电压V_TN，并且N沟道晶体管Q1截止。由于源极-本体电压(V_SB)不为零，所以阈值电压V_TN将由于体效应而从其最小值V_TN0增大。对于P沟道晶体管Q2，V_G等于参考电压，V_S等于电源电压V_DD，并且V_D随着时间从参考电压变化到电源电压V_DD。因此，源极-栅极电压(V_SG)是恒定的并等于V_DD。P沟道晶体管Q2导通，直到V_O等于V_DD。

因此，在上升沿条件下，N沟道晶体管Q1将在输出端子220达到V_DD之前截止，从而仅使P沟道晶体管Q2提供充电电流。当晶体管中只有一个提供充电电流时，驱动强度降低，输出信号的上升时间增加。输出信号的上升时间的增加导致通过CMOS传输门电路202-1的信号延迟增加。可以通过使用高于V_DD的电源电压V_GG驱动N沟道晶体管Q1的栅极来改善输出信号的上升时间。增加N沟道晶体管Q1的栅极驱动电压允许N沟道晶体管Q1与P沟道晶体管Q2并联地较长时间地提供充电电流，这改善了输出信号的上升时间。

接下来，考虑输出端子220处于V_DD并且信号IN1从V_DD转换到参考电压(例如，从逻辑高转变到逻辑低或“下降沿条件”)的情况。在下降沿条件下，N沟道晶体管Q1的第一和第二端子分别用作源极和漏极，P沟道晶体管Q2的第一和第二端子分别用作漏极和源极。对于N沟道晶体管Q1，V_G等于电源电压V_DD或V_GG，V_S等于参考电压，并且V_D在V_DD和参考电压之间随时间变化。因此，N沟道晶体管Q1的V_GS恒定并等于V_DD或V_GG。N沟道晶体管Q1将保持导通，直到V_O等于参考电压。对于P沟道晶体管Q2，V_G等于参考电压，V_D等于参考电压，并且V_S在V_DD和参考电压之间随时间变化。因此，P沟道晶体管Q2的V_SG变化并等于V_O。P沟道晶体管Q2导通直到V_O等于V_TP，其中V_TP是P沟道晶体管Q2的阈值电压。当V_O达到V_TP时，P沟道晶体管Q2的V_SG等于阈值电压V_TP，并且P沟道晶体管Q2截止。由于源极-本体电压(V_SB)不为零，所以阈值电压V_TP将由于体效应而从其最小值V_TP0增大。

因此，在下降沿条件下，P沟道晶体管Q2将截止，直到输出端子220达到参考电压，仅使N沟道晶体管Q1提供充电电流。当晶体管中只有一个提供充电电流时，输出信号的下降时间增加，导致通过CMOS传输门电路202-1的信号延迟增加。P沟道晶体管Q2的栅极由参考电压驱动，因此不能如上述上升沿条件那样通过提高栅极驱动电压来改善下降时间。为了改善通过CMOS传输门电路202-1的下降时间以及因此的信号延迟，P沟道晶体管Q2可以被配置为具有用于制造可编程IC的CMOS工艺的低阈值电压。

对于给定的CMOS工艺，该工艺的技术库可以包括具有多个阈值电压的多个P沟道晶体管，其包括具有较高阈值电压(例如，最高阈值电压)的P沟道晶体管和具有较低阈值电压(例如，最低阈值电压)的P沟道晶体管。晶体管的阈值电压可以通过改变工艺参数(如本领域已知的栅极氧化物厚度，掺杂浓度等)来选择性地配置。例如，在20纳米(nm)CMOS工艺中，P沟道晶体管的较高阈值电压可以在250-300毫伏(mv)之间，并且P沟道晶体管的较低阈值电压可以在160-170mv之间。当然，P沟道晶体管的较高和较低的阈值电压范围可以根据具体的CMOS工艺而变化。将CMOS传输门202-1中的P沟道晶体管Q2配置有用于给定CMOS工艺的低阈值电压，这在下降沿期间允许P沟道晶体管Q2与N沟道晶体管Q1并联地较长时间地提供充电电流。这改善了输出信号的下降时间，因此降低了通过CMOS传输门电路202-1的信号延迟。术语“低阈值电压”意在涵盖从用于给定CMOS工艺的技术库中的用于P沟道晶体管的多个阈值电压中选择的较低阈值电压或最低阈值电压。在一些示例中，低阈值电压P沟道晶体管具有低于用于给定CMOS工艺的技术库的其它可选阈值电压的阈值电压。在其它示例中，低阈值电压P沟道晶体管具有给定CMOS工艺的技术库中最低阈值电压。

P沟道晶体管的低阈值电压增加了被禁用的那些CMOS传输门电路中的漏电流。例如，在本示例中CMOS传输门电路202-2被禁用，并且晶体管Q3和Q4在上述上升沿和下降沿条件中都截止。在截止状态下，晶体管Q3和Q4都工作于亚阈值区域并传导漏电流。如果N沟道和P沟道晶体管的阈值电压近似相等，则P沟道晶体管中的漏电流将比N沟道晶体管中的漏电流小3至10倍。然而，由于对于给定的CMOS工艺，P沟道晶体管Q4被配置有低阈值电压，所以通过P沟道晶体管Q4的漏电流近似等于通过N沟道晶体管Q3的漏电流。因此，由于使用低阈值电压P沟道晶体管，通过CMOS传输门电路202-2的泄漏电流增加。然而，通过CMOS传输门电路的泄漏只是可编程互连中总漏电的一小部分。可编程互连中的其它电路(例如驱动器)比CMOS传输门电路贡献高得多的漏电流。因此，在CMOS传输门电路中使用低阈值电压P沟道晶体管而引起的漏电流的净影响是最小的，而性能的提高是显著的。

在一个示例中，可以通过反向偏置器件，例如，在一定范围内用高于衬底电压(例如，VGG或高于VDD的其它电源电压)的电源电压来驱动栅极，来减小通过低阈值电压P沟道晶体管的漏电流。在该范围之外，栅极电压相对于衬底电压的进一步增加将使P沟道晶体管工作在带间隧穿区(band-to-band tunneling region)，并且由于栅极诱发漏极泄漏(GIDL)而增加漏电流。对于CMOS传输门电路中形成的具体P沟道晶体管，该范围可以根据经验和/或理论确定。

图5根据一个示例性实施例的将两个P沟道晶体管的源极-栅极电压与漏极电流相关联的曲线图500。曲线图500包括表示对数标度上表示漏极电流(I_DS)的y轴和表示源极-栅极电压(V_SG)的x轴。曲线502示出了对于高阈值电压P沟道晶体管，V_SG和I_DS之间的关系；曲线504示出了对于低阈值电压P沟道晶体管，V_SG和I_DS之间的关系。在没有反向偏置(即，V_SG＝0)的情况下，高阈值电压P沟道晶体管的漏电流是I_OFF1，而低阈值电压P沟道晶体管的漏电流是I_OFF4。如图所示，具有较低阈值电压的晶体管表现出较高的漏电流(即，I_OFF4>I_OFF1)。可以向P沟道晶体管应用反向偏置，例如施加到栅极的V_GG和施加到衬底的V_DD，其中V_GG>V_DD，导致V_SG为负。在有反向偏置的情况下，高阈值P沟道晶体管的漏电流为I_OFF2，低阈值电压P沟道晶体管的漏电流为I_OFF3。如图所示，反向偏置减小了每个P沟道晶体管的漏电流。此外，反向偏置的低阈值电压P沟道晶体管的漏电流(I_OFF3)小于没有反向偏置的高阈值电压P沟道晶体管(I_OFF1)的标称漏电流(nominal leakage current)的漏电流。曲线502和504示出了，对于极端反向偏置，P沟道晶体管将从亚阈值区转到带间隧穿区，并且漏电流会开始增加，而不是减小。在一个非限制性的示例中，对于给定的低阈值P沟道晶体管，V_GG可以比V_DD高200-300mv。V_GG可以在V_DD的其它范围内，这取决于P沟道晶体管的具体特性。

图3是描绘根据一个示例性实施例的可编程IC的一部分300的框图。部分300包括互连电路302a到302d(统称为“互连电路302”)以及逻辑元件304和306。互连电路302可以是可编程IC的可编程互连的一部分，并且逻辑元件304、306可以是可编程IC的部分可编程逻辑模块，例如CLB、IOB、BRAM、DSP等。互连电路302a包括CMOS传输门电路310-1至310-N，其中N是大于零的整数(统称为“CMOS传输门电路310”)。CMOS传输门电路310通过驱动器312选择性地将互连段308a中的一个耦接到逻辑元件306。CMOS传输门电路310-1到310-N分别由存储单元312a-1到312a-N(统称为“存储单元312a”)控制。每个CMOS传输门电路310都包括低阈值电压PMOS晶体管，并且可以如图2中所示地配置。互连电路302b到302d可以以类似于互连电路302a的方式被配置。互连电路302b至302d分别由存储单元312b至312d控制。互连电路302b选择性地将互连段308b中的一个耦接到互连电路302c。互连电路302选择性地将互连电路302b的输出或互连段308c中的一个耦接到逻辑元件304。互连电路302d可选择性地将逻辑元件304的输出、逻辑元件306的输出或互连段308d耦接到另一节点(未示出)。

图3示出可编程IC的可编程互连结构的简化示例。在该示例中，互连电路302被描述为复用器。在其它示例中，互连电路可以实施其他类型的电路，例如断点开关(breakpoint switch)、交叉点开关(cross-point switch)等。所述其它类型的互连电路可以包括CMOS传输门电路，每个CMOS传输门电路都具有上述低阈值P沟道晶体管。

图4是描绘根据一个示例性实施例的选择性地耦接可编程IC中节点的方法400的流程图。方法400从步骤402开始，在该步骤，从具有低阈值电压P沟道晶体管的CMOS传输门电路的输入端子处的输入节点接收输入信号。在步骤404，利用来自一个或多个存储单元的第一和第二控制信号驱动CMOS传输门电路中N沟道和P沟道晶体管的栅极端子。在步骤406，响应于控制信号，来自CMOS传输门电路的输出信号被耦接到输出节点。可选地，在步骤408，从每个都具有低阈值电压P沟道晶体管的其它CMOS传输门电路的输入端子处的其它输入节点接收其它输入信号。可选地，在步骤410，驱动其它的CMOS传输门电路中的N沟道和P沟道晶体管的栅极端子，以将其它的输入信号与输出节点隔离。

具有用于可编程IC的低阈值电压P沟道晶体管的互连电路已经被描述。互连延迟可能会显著影响可编程IC(例如FPGA)的性能。可编程互连可以包括多个互连电路，每个互连电路可以包括一个或多个CMOS传输门电路。通过“过驱动”N沟道晶体管的栅极(例如，用高于输入电源电压的电源电压来驱动栅极)，可以从CMOS传输门电路获得额外的性能。然而，过驱动电压对P沟道晶体管没有好处。而是，如上文的示例性实施例中所述，P沟道晶体管可以被配置为具有用于可编程IC的CMOS工艺的低阈值电压。低阈值电压P沟道晶体管提高了CMOS传输门的性能，进一步降低信号延迟。尽管低阈值电压P沟道晶体管表现出增大的漏电流，但通过CMOS传输门电路的漏电流仅是可编程互连的总漏电的一个小分量。此外，P沟道晶体管在截止状态(例如，栅极电压大于体电压)下工作在累积区域(accumulation region)。另外，P沟道晶体管的栅极可以被反向偏置以进一步限制泄漏电流。

上述高性能CMOS传输门电路可用于具有各种配置的互连电路，例如复用器、断点开关、交叉点开关等。以往来说，只用NMOS的传输门已经用于可编程互连中，因为PMOS器件相比较弱得多，并且没有提供足够的性能来补偿其在实施面积上的增加。近来的CMOS工艺提供了PMOS器件，诸如FinFET器件，其在驱动强度方面表现出与NMOS器件类似的性能。结果，本文所述的高性能CMOS传输门电路可用于实现可编程互连中的互连电路。高性能CMOS传输门电路在可编程互连的性能关键部分提供额外的性能，而不会明显增加互连功率，并且对互连实施面积没有影响。此外，高性能CMOS传输门提供更强的性能时不需要显著改变晶体管的几何形状，例如减小栅极长度，增加晶体管沟道宽度等。

上述示例性电路大体涉及电子电路，并且具体涉及用于可编程集成电路的具有低阈值电压P沟道晶体管的互连电路。用于可编程集成电路(IC)的一些这样的互连电路可以包括：输入端子，其被耦接以从可编程IC中的一个节点接收；输出端子，其被耦接以向可编程IC中的另一节点发送；第一和第二控制端子，其被耦接以从所述可编程IC的存储单元接收；以及互补金属氧化物半导体(CMOS)传输门，其被耦接在所述输入端子和所述输出端子之间并被耦接到第一和第二控制端子，所述CMOS传输门包括配置有用于制造可编程IC的CMOS工艺的低阈值电压的P沟道晶体管。

一些这样的互连电路还可以包括：CMOS传输门，其包括与P沟道晶体管并联耦接的N沟道晶体管；N沟道晶体管，其包括耦接到输入端子的第一端子，耦接到输出端子的第二端子和耦接到第一控制端子的栅极端子；以及P沟道晶体管，其包括耦接到输入端子的第一端子、耦接到输出端子的第二端子和耦接到第二控制端子的栅极端子。

在一些这样的互连电路中，N沟道晶体管包括耦接到参考电压的本体端子；并且P沟道晶体管包括耦接到电源电压的本体端子。

在一些这种互连电路中，N沟道晶体管的栅极端子耦接到控制信号，该控制信号具有比耦接到输入端子的输入信号的电源电压高的电源电压。

一些这样的互连电路还可以包括耦接在CMOS传输门和输出端子之间的驱动器。

一些这样的互连电路还可以包括另一CMOS传输门电路，其耦接在第二输入端子和输出端子之间，并耦接至第三和第四控制端子，第三和第四控制端子被耦接以从可编程IC的另一存储器单元接收，所述另一CMOS传输门电路包括配置有低阈值电压的P沟道晶体管。

在一些这样的互连电路中，CMOS传输门电路中P沟道晶体管的栅极端子被耦接到参考电压；并且另一CMOS传输门电路中P沟道晶体管的栅极端子耦接到比耦接到第二输入端子的输入信号的电源电压高的电源电压。

在另一示例性实施例中，可以提供可编程集成电路(IC)。例如，可编程集成电路(IC)可以包括：互连段；配置存储单元；以及逻辑元件，其通过可由所述配置存储单元的一部分编程的互连电路耦接到所述互连段；其中第一互连电路包括具有与P沟道晶体管并联耦接的N沟道晶体管的第一互补金属氧化物半导体(CMOS)传输门电路；并且其中P沟道晶体管配置有用于制造所述可编程IC的CMOS工艺的低阈值电压。

一些这样的可编程IC还可以包括第一配置存储单元，其具有耦接到N沟道晶体管的栅极端子的第一输出和耦接到P沟道晶体管的栅极端子的第二输出。

在一些这样的可编程IC中，第一配置存储单元被耦接以利用控制信号来驱动N沟道晶体管的栅极端子，该控制信号具有比提供给传输门电路的输入信号的电源电压更高的电源电压。

在一些这样的可编程IC中，第一互连电路包括耦接到第一CMOS传输门电路的输出的驱动器。

在一些这样的可编程IC中，第一互连电路包括第二CMOS传输门电路；驱动器被耦接到第二CMOS传输门电路的输出；并且第二CMOS传输门电路包括与P沟道晶体管并联耦接的N沟道晶体管，其P沟道晶体管配置有低阈值电压。

一些这样的可编程IC还可以包括：第二配置存储单元，其具有被耦接到第二CMOS传输门电路的N沟道晶体管的栅极端子的第一输出和耦接到第二CMOS传输门电路的P沟道晶体管的栅极端子的第二输出；其中第一配置存储单元被耦接以用参考电压驱动第一CMOS传输门电路的P沟道晶体管的栅极端子；并且其中第二配置存储单元被耦接以用比耦接到第二CMOS传输门电路的输入信号的电源电压更高的电源电压来驱动第二CMOS传输门电路的P沟道晶体管的栅极端子。

在一些这样的可编程IC中，至少一个附加互连电路中的每一个都包括至少一个CMOS传输门电路，每个CMOS传输门电路具有与P沟道晶体管并联耦接的N沟道晶体管，其P沟道晶体管配置有低阈值电压。

在一些这样的可编程IC中，可编程IC包括现场可编程门阵列(FPGA)。

本申请所述的示例性方法大体涉及一种用于选择性耦接可编程IC中节点的方法。例如，选择性地耦接可编程IC中的节点的方法可以包括：在互补金属氧化物半导体(CMOS)传输门电路的输入端子处从输入节点接收输入信号，该CMOS传输门电路具有与P沟道晶体管并联耦接的N沟道晶体管，该P沟道晶体管配置有用于制造可编程IC的CMOS工艺的低阈值电压；利用来自可编程IC中存储单元的第一控制信号驱动N沟道晶体管的栅极端子；利用来自存储单元的第二控制信号驱动P沟道晶体管的栅极端子；以及响应于第一控制信号和第二控制信号将来自CMOS传输门电路的输出信号耦接到输出节点。

在一些这样的方法中，第一控制信号包括高于输入信号的电源电压的电源电压。

一些这样的方法还可以包括：在具有与P沟道晶体管并联耦接的N沟道晶体管的另一CMOS传输门电路的输入端子处，从另一输入节点接收另一输入信号，该P沟道晶体管配置有低阈值电压；

利用来自可编程IC中的另一存储器单元的第三控制信号驱动所述另一CMOS传输门的N沟道晶体管的栅极端子；以及利用来自所述另一存储单元的第四控制信号驱动所述另一CMOS传输门的P沟道晶体管的栅极端子。

在一些这样的方法中，第二控制信号包括参考电压；并且第四控制信号包括高于所述另一输入信号的电源电压的电源电压。

在一些这样的方法中，可编程IC包括现场可编程门阵列(FPGA)；并且输入节点和输出节点中的每一个都包括该FPGA的逻辑元件或互连段。

上述示例性实施方式包括可编程IC中的可编程互连的互连电路中的高性能CMOS传输门电路。高性能CMOS传输门电路还可以用在其它类型的互连电路中，该互连电路通常耦接IC中的输入节点和输出节点。

尽管前述内容涉及具体实施例，但是在不偏离其基本范围的情况下可以设计出其它和进一步的实施例，并且本发明的范围由所附权利要求来确定。