多相随机子采样模拟信息转换器及方法与流程

本发明涉及信号处理领域，尤其涉及一种多相随机子采样模拟信息转换器及方法。

背景技术：

香农-奈奎斯特定理指出，对于一个带宽信号，为了实现对原始信号无失真恢复，至少需要使用两倍于信号带宽的采样率对信号进行采样。随着超宽带技术的发展，对采样率的要求也越来越高，高采样率会带来硬件设计问题，还会对数据传输存储以及实时处理造成影响。然而，在实际应用中大多数信号是稀疏或近似稀疏的，通过奈奎斯特率采集的信息存在大量的冗余。压缩感知(Compressive Sensing，CS)理论是解决上述问题的一种思路，CS理论指出，如果信号在某个变换域是稀疏的，那么就可以利用一个与变换域不相关的观测矩阵将信号投影到低维空间中，从而降低采样率，并可通过求解最优化问题从低维数据中高概率地恢复出原始信。模拟信息转换器(Analog-to-Information Convertor，AIC)是一种利用CS理论以低于奈奎斯特采样率直接对模拟信号进行采样的技术。目前AIC的实现方案主要有以下四种：随机采样(Random Sampling，RS)、随机滤波器(Random Filter)、随机解调(Random Demodulator，RD)以及调制带宽转换器(Modulated Wideband Converter，MWC)。国内外很多学者针对这四种方案进行了研究，将其应用于模拟信息压缩采样。RS最早由Ason Laska，Sami Kirolos等人于2006年提出，该方案主要用于处理局部傅里叶稀疏信号，由于该模型采样过程中采样速率是不断高速变化的，这导致了对高频信号进行采集时存在采样过程不稳定、采样精度低、硬件实现困难等问题。RF由Tropp，Waking等人于2006年提出，该方案是针对数字信号处理提出的，也主要应用在数字信号处理领域中，可实现对数字图像、视频信号进行压缩编码，但不适合直接对模拟信号进行压缩采样。RD是一种目前采用较多的AIC实现方案，该方案将信号与伪随机序列相乘混频后低通滤波，再通过低于奈奎斯特率的低速模数转换器(Analog-to-Digital Converter，ADC)进行采样。MWC使用多组平行的RD结构以实现对带宽稀疏信号进行压缩采样，MWC所需要的采样速率显著低于奈奎斯特速率。然而，MWC与RD均需要对输入信号进行混频，AIC前端与伪随机序列混乘电路仍然工作在奈奎斯特速率下，混频电路中的抖动和孔径效应会限制AIC的分辨率，从而导致恢复精度下降。

技术实现要素：

为了解决现有技术中的问题，本发明提供了一种多相随机子采样模拟信息转换器及方法，解决现有技术中恢复精度下降的问题。

本发明是通过以下技术方案实现的：设计、制造了一种多相随机子采样模拟信息转换器，由多相分频移相器、伪随机数发生器、低速ADC、累加器以及并串转换电路组成；所述多相分频移相器对频率为和周期为的时钟信号进行分频，其中为模拟信号的奈奎斯特率，输出B路时钟信号、、、，频率为和周期为，相邻时钟信号延时，相位相差；所述低速ADC对输入模拟信号进行随机采样；所述累加器对各支路ADC的采样结果进行累加，将各支路分别进行累加的结果作为观测向量；所述并串转换电路将B路累加器输出的信号合并成一路输出，得到输出结果。

作为本发明的进一步改进：所述伪随机数发生器为多路并行伪随机数发生器，所述伪随机数发生器的时钟信号由多相分频移相器产生的信号控制，使得伪随机数发生器在较低的时钟频率下工作。

作为本发明的进一步改进：所述伪随机数发生器产生伪随机序列，其值在之间近似随机跳变，用以控制ADC采样，伪随机数发生器由线性反馈移位寄存器组成，在每个时间片结束时对其进行重置，伪随机数发生器的周期大于。

作为本发明的进一步改进：所述ADC的采样时钟由伪随机数发生器产生的伪随机序列控制，实现对输入模拟信号的低速随机采样。

作为本发明的进一步改进：所述累加器对ADC采集的信号进行累加，来实现对信号的压缩。

本发明同时提供了一种多相随机子采样模拟信息方法，包括如下步骤：(A)模拟信号经过低速ADC进行采样；(B)伪随机数发生器产生的随机序列控制采样时钟；(C)采集的信号通过累加器进行求和，构成观测向量。

作为本发明的进一步改进：输入的频域稀疏模拟信号经过10路并行低速ADC，其采样时钟由伪随机数发生器产生的随机序列控制，将各个支路中采集的信号通过累加器进行求和，得到10个观测值，构成观测向量。

作为本发明的进一步改进：所述伪随机数发生器为多路并行伪随机数发生器，所述伪随机数发生器的时钟信号由多相分频移相器产生的信号控制，使得伪随机数发生器在较低的时钟频率下工作；所述伪随机数发生器产生伪随机序列，其值在之间近似随机跳变，用以控制ADC采样，伪随机数发生器由线性反馈移位寄存器组成，在每个时间片结束时对其进行重置，伪随机数发生器的周期大于。

作为本发明的进一步改进：所述ADC的采样时钟由伪随机数发生器产生的伪随机序列控制，实现对输入模拟信号的低速随机采样。

作为本发明的进一步改进：伪随机数发生器由10个D触发器DFF和一个异或门XOR串联组成并生成10组不同的随机数。

本发明的有益效果是：该模拟信息转换器使用子采样和多路ADC交替随机采样并累加，来实现信号的压缩感知；多相随机子采样模拟信息转换器可以解决RS方案中高速随机ADC带来的采样精度低的问题，也避免了RD、MWC方案中混频电路产生的抖动及孔径效应对信号压缩采样造成的影响，可极大改善信号的压缩及重构性能。

【附图说明】

图1为多相随机子采样模拟信息转换器结构图；

图2为本发明实施例的结构图；

图3为本发明实施例多相分频移相器的结构图；

图4为本发明实施例伪随机数发生器的结构图；

图5位本发明实施例累加器的结构图。

【具体实施方式】

下面结合附图说明及具体实施方式对本发明进一步说明。

一种多相随机子采样模拟信息转换器，由多相分频移相器、伪随机数发生器、低速ADC、累加器以及并串转换电路组成；所述多相分频移相器对频率为和周期为的时钟信号进行分频，其中为模拟信号的奈奎斯特率，输出B路时钟信号、、、，频率为和周期为，相邻时钟信号延时，相位相差；所述低速ADC对输入模拟信号进行随机采样；所述累加器对各支路ADC的采样结果进行累加，将各支路分别进行累加的结果作为观测向量；所述并串转换电路将B路累加器输出的信号合并成一路输出，得到输出结果。

所述伪随机数发生器为多路并行伪随机数发生器，所述伪随机数发生器的时钟信号由多相分频移相器产生的信号控制，使得伪随机数发生器在较低的时钟频率下工作。

所述伪随机数发生器产生伪随机序列，其值在之间近似随机跳变，用以控制ADC采样，伪随机数发生器由线性反馈移位寄存器组成，在每个时间片结束时对其进行重置，伪随机数发生器的周期大于。

所述ADC的采样时钟由伪随机数发生器产生的伪随机序列控制，实现对输入模拟信号的低速随机采样。

所述累加器对ADC采集的信号进行累加，来实现对信号的压缩。

本发明同时提供了一种多相随机子采样模拟信息方法，包括如下步骤：(A)模拟信号经过低速ADC进行采样；(B)伪随机数发生器产生的随机序列控制采样时钟；(C)采集的信号通过累加器进行求和，构成观测向量。

输入的频域稀疏模拟信号经过10路并行低速ADC，其采样时钟由伪随机数发生器产生的随机序列控制，将各个支路中采集的信号通过累加器进行求和，得到10个观测值，构成观测向量。

所述伪随机数发生器为多路并行伪随机数发生器，所述伪随机数发生器的时钟信号由多相分频移相器产生的信号控制，使得伪随机数发生器在较低的时钟频率下工作；所述伪随机数发生器产生伪随机序列，其值在之间近似随机跳变，用以控制ADC采样，伪随机数发生器由线性反馈移位寄存器组成，在每个时间片结束时对其进行重置，伪随机数发生器的周期大于。

所述ADC的采样时钟由伪随机数发生器产生的伪随机序列控制，实现对输入模拟信号的低速随机采样。

伪随机数发生器由10个D触发器DFF和一个异或门XOR串联组成并生成10组不同的随机数。

所述多相随机子采样模拟信息转换器相较于随机解调具有在相同压缩率下恢复精度更高以及无相位失真等优势。

在一实施例中，本发明所述多相随机子采样模拟信息转换器的结构框图如图1所示，图2为本发明实施例的结构图，是一个10通道并行模拟信息转换电路。其中，多相随机子采样模拟信息转换器包括：多相分频移相器，伪随机数发生器，低速ADC，累加器以及并串转换电路。输入的频域稀疏模拟信号经过10路并行低速12bit ADC，其采样时钟由伪随机数发生器产生的随机序列控制，将各个支路中采集的信号通过累加器进行求和，得到10个观测值，构成观测向量。

图2中的多相分频移相器由10个D触发器和4个三输入与门串联组成，电路结构如图3所示。多相分频移相器对频率为＝1GHz(周期为＝1ns)的时钟信号进行分频，产生10路频率为100MHz，相位相差为的时钟信号。

图2中的伪随机数发生器由10个D触发器(DFF)和一个异或门(XOR)串联组成，电路结构如图4所示。将第1、4、10级移位寄存器的输出作为反馈信号输入到第一级，输出信号符合伯努利分布。伪随机数的时钟信号由多相分频移相器产生，使得伪随机数发生器可以工作在较低的时钟频率下。每个时间片结束时对伪随机数发生器的各个D触发器进行重置，确保每个时间片内伪随机数发生器产生的伪随机数相同。本发明实施例需要10个不同的伪随机数发生器，来产生10组不同的伪随机数，具体实施方法为分别将第1、4、10级，第2、5、10级，第3、6、10级，第4、7、10级，第5、8、10级，第2、4、10级，第2、6、10级，第2、8、10级，第3、7、10级，第4、8、10级移位寄存器的输出作为反馈信号输入到第一级。

图2中的累加器由加法器和寄存器组成，电路结构如图5所示。各支路中ADC将采集的信号输入至累加器中，累加器将一个时间片内累加值作为观测信号传输至并串转换电路。累加器中寄存器时钟信号由伪随机数发生器输出信号控制，一个时间片结束后，将寄存器清零，为下个时间片信号压缩采样做准备。

本发明公开了一种多相随机子采样模拟信息转换器，该模拟信息转换器可以使用亚奈奎斯特率对频域稀疏的模拟信号进行压缩采样，减少信号采集过程中的数据量，有利于信号的实时处理，且系统实现简单，在相同压缩率下采样恢复精度高、无相位失真，具有很好的实用性。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。