技术领域本发明涉及一种一位全加器，尤其是涉及一种基于FinFET混合逻辑的一位全加器。
背景技术：
全加器作为电子系统的一种基本单元，它不仅能完成加法,还能参与减法、乘法和除法等运算，被广泛运用在大规模的集成电路设计中。全加器是性能要求比较高的数字信号处理器、微处理器以及单片机系统的重要单元，全加器性能的优劣对整个系统性能的影响特别重要。一位全加器广泛用于多位加法器的进位关键路径中，是影响多位加法器的重要因素之一。FinFET管(鳍式场效晶体管，FinField-EffectTransistor)是一种互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点。目前FinFET管已被应用于一位全加器的设计领域。现有的基于FinFET同栅的CPL逻辑的一位全加器的电路结构图如图1和图2所示，该一位全加器由图1所示的求和输出电路和图2所示的进位输出电路组成。求和输出电路接入的输入信号先通过模块CPL1产生XOR/XNOR信号，再通过两个上拉P型FinFET管使XOR/XNOR信号达到全摆幅，再连接模块TG1进行选通后取反产生和信号S输出，进位输出电路接入的输入信号先通过模块CPL2产生NOR/NAND信号，再连接模块TG2进行选通后取反产生高位进位信号CO输出。但是，现有的基于FinFET同栅的CPL逻辑的一位全加器具有以下问题：该一位全加器通过取反产生求和信号S和进位信号CO，需要配备形成反相器功能的FinFET管，由此必然会增加关键跳变节点，导致电路功耗和时延的增加，功耗和和功耗延时积均较大。
技术实现要素：
本发明所要解决的技术问题是提供一种功耗和功耗延时积均较小的基于FinFET混合逻辑的一位全加器。本发明解决上述技术问题所采用的技术方案为：一种基于FinFET混合逻辑的一位全加器，包括求和输出电路和进位输出电路，所述的求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管和第十四FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第九FinFET管、所述的第十一FinFET管和所述的第十三FinFET管为P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第六FinFET管、所述的第八FinFET管、所述的第十FinFET管、所述的第十二FinFET管和所述的第十四FinFET管为N型FinFET管，所述的第七FinFET管和所述的第八FinFET管的鳍的个数为2，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管和所述的第十四FinFET管的鳍的个数为1；所述的进位输出电路包括第十五FinFET管、第十六FinFET管、第十七FinFET管、第十八FinFET管、第十九FinFET管、第二十FinFET管、第二十一FinFET管、第二十二FinFET管、第二十三FinFET管和第二十四FinFET管，所述的第十五FinFET管、所述的第十七FinFET管、所述的第十九FinFET管、所述的第二十一FinFET管和所述的第二十三FinFET管为P型FinFET管，所述的第十六FinFET管、所述的第十八FinFET管、所述的第二十FinFET管、所述的第二十二FinFET管和所述的第二十四FinFET管为N型FinFET管；所述的第十五FinFET管、所述的第十六FinFET管、所述的第十七FinFET管、所述的第十八FinFET管、所述的第十九FinFET管、所述的第二十FinFET管、所述的第二十一FinFET管、所述的第二十二FinFET管、所述的第二十三FinFET管和所述的第二十四FinFET管的鳍的个数为1；所述的第一FinFET管的源极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的源极、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第七FinFET管的前栅、所述的第八FinFET管的前栅、所述的第十五FinFET管的前栅、所述的第十六FinFET管的前栅、所述的第十七FinFET管的前栅和所述的第十八FinFET管的前栅连接且其连接端为所述的一位全加器的第一输入端，所述的一位全加器的第一输入端用于接入第一加数信号，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的源极、所述的第三FinFET管的背栅、所述的第三FinFET管的前栅、所述的第四FinFET管的源极、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅、所述的第十五FinFET管的背栅、所述的第十六FinFET管的背栅、所述的第十七FinFET管的背栅和所述的第十八FinFET管的背栅连接且其连接端为所述的一位全加器的第二输入端，所述的一位全加器的第二输入端用于接入第二加数信号，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第六FinFET管的漏极、所述的第八FinFET管的漏极、所述的第十一FinFET管的源极和所述的第十二FinFET管的源极连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第六FinFET管的前栅、所述的第六FinFET管的背栅、所述的第七FinFET管的漏极、所述的第九FinFET管的源极和所述的第十FinFET管的源极连接，所述的第五FinFET管的源极、所述的第七FinFET管的源极、所述的第十三FinFET管的源极、所述的第十五FinFET管的源极、所述的第十七FinFET管的源极和所述的第二十三FinFET管的源极均接入电源，所述的第六FinFET管的源极、所述的第八FinFET管的源极、所述的第十四FinFET管的源极、所述的第十六FinFET管的源极、所述的第十八FinFET管的源极和所述的第二十四FinFET管的源极均接地，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十二FinFET管的前栅、所述的第十二FinFET管的背栅、所述的第十九FinFET管的前栅、所述的第十九FinFET管的背栅、所述的第二十二FinFET管的背栅和所述的第二十二FinFET管的前栅连接且其连接端为所述的一位全加器的低位进位信号输入端，所述的一位全加器的低位进位信号输入端用于接入低位进位信号，所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第二十FinFET管的前栅、所述的第二十FinFET管的背栅、所述的第二十一FinFET管的前栅和所述的第二十一FinFET管的背栅连接且其连接端为所述的一位全加器的低位进位信号反相输入端，所述的一位全加器的低位进位信号反相输入端用于接入低位进位信号的反相信号，所述的第九FinFET管的漏极、所述的第十FinFET管的漏极、所述的第十一FinFET管的漏极、所述的第十二FinFET管的漏极、所述的第十三FinFET管的前栅、所述的第十三FinFET管的背栅、所述的第十四FinFET管的前栅和所述的第十四FinFET管的背栅连接，所述的第十三FinFET管的漏极和所述的第十四FinFET管的漏极连接且其连接端为所述的一位全加器的和信号输出端，所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极、所述的第十九FinFET管的漏极和所述的第二十FinFET管的漏极连接，所述的第十七FinFET管的漏极、所述的第十八FinFET管的漏极、所述的第二十一FinFET管的漏极和所述的第二十二FinFET管的漏极连接，所述的第十九FinFET管的源极、所述的第二十FinFET管的源极、所述的第二十一FinFET管的源极、所述的第二十二FinFET管的源极、所述的第二十三FinFET管的前栅、所述的第二十三FinFET管的背栅、所述的第二十四FinFET管的前栅和所述的第二十四FinFET管的背栅连接，所述的第二十三FinFET管的漏极和所述的第二十四FinFET管的漏极连接且其连接端为所述的一位全加器的高位进位信号输出端，所述的一位全加器的高位进位信号输出端用于输出高位进位信号。所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十五FinFET管、所述的第十八FinFET管、所述的第十九FinFET管、所述的第二十FinFET管、所述的第二十一FinFET管、所述的第二十二FinFET管、所述的第二十三FinFET管和所述的第二十四FinFET管为低阈值FinFET管，所述的第七FinFET管、所述的第八FinFET管、所述的第十六FinFET管和所述的第十七FinFET管为高阈值FinFET管。该结构中，高阈值FinFET管和低阈值FinFET有序配合，避免了电路的短路功耗，进一步降低电路功耗和功耗延时积。与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管和第十四FinFET管构造一位全加器的求和输出电路，第一FinFET管、第二FinFET管、第五FinFET管、第七FinFET管、第九FinFET管、第十一FinFET管和第十三FinFET管为P型FinFET管，第三FinFET管、第四FinFET管、第六FinFET管、第八FinFET管、第十FinFET管、第十二FinFET管和第十四FinFET管为N型FinFET管，第七FinFET管和第八FinFET管的鳍的个数为2，第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管和第十三FinFET管的鳍的个数为1；通过第十五FinFET管、第十六FinFET管、第十七FinFET管、第十八FinFET管、第十九FinFET管、第二十FinFET管、第二十一FinFET管、第二十二FinFET管、第二十三FinFET管和第二十四FinFET管构造一位全加器的进位输出电路，第十五FinFET管、第十七FinFET管、第十九FinFET管、第二十一FinFET管和第二十三FinFET管为P型FinFET管，第十六FinFET管、第十八FinFET管、第二十FinFET管、第二十二FinFET管和第二十四FinFET管为N型FinFET管；第十五FinFET管、第十六FinFET管、第十七FinFET管、第十八FinFET管、第十九FinFET管、第二十FinFET管、第二十一FinFET管、第二十二FinFET管、第二十三FinFET管和第二十四FinFET管的鳍的个数为1；在工作过程中，通过第七FinFET管和第八FinFET管保证了中间信号XOR/XNOR输出电压达全摆幅，增大了驱动能力，并且中间信号XOR/XNOR仅需驱动后接FinFET管的源极，另外第七FinFET管和第八FinFET管之间不存在由电源到地之间的短路通道，避免了电路的短路功耗，由此本发明的一位全加器的中间信号的输出负载减小，功耗减小，功耗和功耗延时积均较小。附图说明图1为现有的一种基于FinFET同栅CPL逻辑的一位全加器的求和输出电路的结构图；图2为现有的一种基于FinFET同栅CPL逻辑的一位全加器的输出进位电路的结构图；图3为本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路的结构图；图4为本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路的结构图；图5为在超阈值条件下，本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路的仿真图；图6为在超阈值条件下，本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路的仿真图。具体实施方式以下结合附图实施例对本发明作进一步详细描述。实施例一：如图3和图4所示，一种基于FinFET混合逻辑的一位全加器，包括求和输出电路和进位输出电路，求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13和第十四FinFET管M14，第一FinFET管M1、第二FinFET管M2、第五FinFET管M5、第七FinFET管M7、第九FinFET管M9、第十一FinFET管M11和第十三FinFET管M13为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第六FinFET管M6、第八FinFET管M8、第十FinFET管M10、第十二FinFET管M12和第十四FinFET管M14为N型FinFET管，第七FinFET管M7和第八FinFET管M8的鳍的个数为2，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13和第十四FinFET管M14的鳍的个数为1；进位输出电路包括第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17、第十八FinFET管M18、第十九FinFET管M19、第二十FinFET管M20、第二十一FinFET管M21、第二十二FinFET管M22、第二十三FinFET管M23和第二十四FinFET管M24，第十五FinFET管M15、第十七FinFET管M17、第十九FinFET管M19、第二十一FinFET管M21和第二十三FinFET管M23为P型FinFET管，第十六FinFET管M16、第十八FinFET管M18、第二十FinFET管M20、第二十二FinFET管M22和第二十四FinFET管M24为N型FinFET管；第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17、第十八FinFET管M18、第十九FinFET管M19、第二十FinFET管M20、第二十一FinFET管M21、第二十二FinFET管M22、第二十三FinFET管M23和第二十四FinFET管M24的鳍的个数为1；第一FinFET管M1的源极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的源极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第七FinFET管M7的前栅、第八FinFET管M8的前栅、第十五FinFET管M15的前栅、第十六FinFET管M16的前栅、第十七FinFET管M17的前栅和第十八FinFET管M18的前栅连接且其连接端为一位全加器的第一输入端，一位全加器的第一输入端用于接入第一加数信号A，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第二FinFET管M2的源极、第三FinFET管M3的背栅、第三FinFET管M3的前栅、第四FinFET管M4的源极、第七FinFET管M7的背栅、第八FinFET管M8的背栅、第十五FinFET管M15的背栅、第十六FinFET管M16的背栅、第十七FinFET管M17的背栅和第十八FinFET管M18的背栅连接且其连接端为一位全加器的第二输入端，一位全加器的第二输入端用于接入第二加数信号B，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第五FinFET管M5的前栅、第五FinFET管M5的背栅、第六FinFET管M6的漏极、第八FinFET管M8的漏极、第十一FinFET管M11的源极和第十二FinFET管M12的源极连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的前栅、第六FinFET管M6的背栅、第七FinFET管M7的漏极、第九FinFET管M9的源极和第十FinFET管M10的源极连接，第五FinFET管M5的源极、第七FinFET管M7的源极、第十三FinFET管M13的源极、第十五FinFET管M15的源极、第十七FinFET管M17的源极和第二十三FinFET管M23的源极均接入电源，第六FinFET管M6的源极、第八FinFET管M8的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极、第十八FinFET管M18的源极和第二十四FinFET管M24的源极均接地，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十二FinFET管M12的前栅、第十二FinFET管M12的背栅、第十九FinFET管M19的前栅、第十九FinFET管M19的背栅、第二十二FinFET管M22的背栅和第二十二FinFET管M22的前栅连接且其连接端为一位全加器的低位进位信号输入端，一位全加器的低位进位信号输入端用于接入低位进位信号，第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第二十FinFET管M20的前栅、第二十FinFET管M20的背栅、第二十一FinFET管M21的前栅和第二十一FinFET管M21的背栅连接且其连接端为一位全加器的低位进位信号反相输入端，一位全加器的低位进位信号反相输入端用于接入低位进位信号的反相信号，第九FinFET管M9的漏极、第十FinFET管M10的漏极、第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十三FinFET管M13的前栅、第十三FinFET管M13的背栅、第十四FinFET管M14的前栅和第十四FinFET管M14的背栅连接，第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接且其连接端为一位全加器的和信号输出端，第十五FinFET管M15的漏极、第十六FinFET管M16的漏极、第十九FinFET管M19的漏极和第二十FinFET管M20的漏极连接，第十七FinFET管M17的漏极、第十八FinFET管M18的漏极、第二十一FinFET管M21的漏极和第二十二FinFET管M22的漏极连接，第十九FinFET管M19的源极、第二十FinFET管M20的源极、第二十一FinFET管M21的源极、第二十二FinFET管M22的源极、第二十三FinFET管M23的前栅、第二十三FinFET管M23的背栅、第二十四FinFET管M24的前栅和第二十四FinFET管M24的背栅连接，第二十三FinFET管M23的漏极和第二十四FinFET管M24的漏极连接且其连接端为一位全加器的高位进位信号输出端，一位全加器的高位进位信号输出端用于输出高位进位信号。实施例二：如图3和图4所示，一种基于FinFET混合逻辑的一位全加器，包括求和输出电路和进位输出电路，求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13和第十四FinFET管M14，第一FinFET管M1、第二FinFET管M2、第五FinFET管M5、第七FinFET管M7、第九FinFET管M9、第十一FinFET管M11和第十三FinFET管M13为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第六FinFET管M6、第八FinFET管M8、第十FinFET管M10、第十二FinFET管M12和第十四FinFET管M14为N型FinFET管，第七FinFET管M7和第八FinFET管M8的鳍的个数为2，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13和第十四FinFET管M14的鳍的个数为1；进位输出电路包括第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17、第十八FinFET管M18、第十九FinFET管M19、第二十FinFET管M20、第二十一FinFET管M21、第二十二FinFET管M22、第二十三FinFET管M23和第二十四FinFET管M24，第十五FinFET管M15、第十七FinFET管M17、第十九FinFET管M19、第二十一FinFET管M21和第二十三FinFET管M23为P型FinFET管，第十六FinFET管M16、第十八FinFET管M18、第二十FinFET管M20、第二十二FinFET管M22和第二十四FinFET管M24为N型FinFET管；第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17、第十八FinFET管M18、第十九FinFET管M19、第二十FinFET管M20、第二十一FinFET管M21、第二十二FinFET管M22、第二十三FinFET管M23和第二十四FinFET管M24的鳍的个数为1；第一FinFET管M1的源极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的源极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第七FinFET管M7的前栅、第八FinFET管M8的前栅、第十五FinFET管M15的前栅、第十六FinFET管M16的前栅、第十七FinFET管M17的前栅和第十八FinFET管M18的前栅连接且其连接端为一位全加器的第一输入端，一位全加器的第一输入端用于接入第一加数信号A，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第二FinFET管M2的源极、第三FinFET管M3的背栅、第三FinFET管M3的前栅、第四FinFET管M4的源极、第七FinFET管M7的背栅、第八FinFET管M8的背栅、第十五FinFET管M15的背栅、第十六FinFET管M16的背栅、第十七FinFET管M17的背栅和第十八FinFET管M18的背栅连接且其连接端为一位全加器的第二输入端，一位全加器的第二输入端用于接入第二加数信号B，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第五FinFET管M5的前栅、第五FinFET管M5的背栅、第六FinFET管M6的漏极、第八FinFET管M8的漏极、第十一FinFET管M11的源极和第十二FinFET管M12的源极连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的前栅、第六FinFET管M6的背栅、第七FinFET管M7的漏极、第九FinFET管M9的源极和第十FinFET管M10的源极连接，第五FinFET管M5的源极、第七FinFET管M7的源极、第十三FinFET管M13的源极、第十五FinFET管M15的源极、第十七FinFET管M17的源极和第二十三FinFET管M23的源极均接入电源，第六FinFET管M6的源极、第八FinFET管M8的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极、第十八FinFET管M18的源极和第二十四FinFET管M24的源极均接地，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十二FinFET管M12的前栅、第十二FinFET管M12的背栅、第十九FinFET管M19的前栅、第十九FinFET管M19的背栅、第二十二FinFET管M22的背栅和第二十二FinFET管M22的前栅连接且其连接端为一位全加器的低位进位信号输入端，一位全加器的低位进位信号输入端用于接入低位进位信号，第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第二十FinFET管M20的前栅、第二十FinFET管M20的背栅、第二十一FinFET管M21的前栅和第二十一FinFET管M21的背栅连接且其连接端为一位全加器的低位进位信号反相输入端，一位全加器的低位进位信号反相输入端用于接入低位进位信号的反相信号，第九FinFET管M9的漏极、第十FinFET管M10的漏极、第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十三FinFET管M13的前栅、第十三FinFET管M13的背栅、第十四FinFET管M14的前栅和第十四FinFET管M14的背栅连接，第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接且其连接端为一位全加器的和信号输出端，第十五FinFET管M15的漏极、第十六FinFET管M16的漏极、第十九FinFET管M19的漏极和第二十FinFET管M20的漏极连接，第十七FinFET管M17的漏极、第十八FinFET管M18的漏极、第二十一FinFET管M21的漏极和第二十二FinFET管M22的漏极连接，第十九FinFET管M19的源极、第二十FinFET管M20的源极、第二十一FinFET管M21的源极、第二十二FinFET管M22的源极、第二十三FinFET管M23的前栅、第二十三FinFET管M23的背栅、第二十四FinFET管M24的前栅和第二十四FinFET管M24的背栅连接，第二十三FinFET管M23的漏极和第二十四FinFET管M24的漏极连接且其连接端为一位全加器的高位进位信号输出端，一位全加器的高位进位信号输出端用于输出高位进位信号。本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十八FinFET管M18、第十九FinFET管M19、第二十FinFET管M20、第二十一FinFET管M21、第二十二FinFET管M22、第二十三FinFET管M23和第二十四FinFET管M24为低阈值FinFET管且其阈值为0.1V，第七FinFET管M7、第八FinFET管M8、第十六FinFET管M16和第十七FinFET管M17为高阈值FinFET管且其阈值为0.6V。为了验证本发明的一种基于FinFET混合逻辑的一位全加器的优越性，在BSIMIMG标准工艺下，本发明的一种基于FinFET混合逻辑的一位全加器和现有的基于FinFET同栅的CPL逻辑的一位全加器的各种性能进行比较。使用电路仿真工具HSPICE在电路的输入频率为200MHz、500MHz、1GHz的条件下对两种电路结构进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。在超阈值0.8v条件下，本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路的仿真图如图5所示，在超阈值0.8v条件下，本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路的仿真图如图6所示。在超阈值条件下即电源电压为0.8v，电路输入频率200MGHZ时，本发明的一种基于FinFET混合逻辑的一位全加器和现有的基于FinFET同栅的CPL逻辑的一位全加器的晶体管数目、延时、平均功耗、功耗延时积比较如表1所示。表1从表1可以看出：本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的求和输出电路相比，晶体管数目增加2个，延时升高了8.8％，平均功耗下降了69.4％，功耗延时积下降了66.7％。本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的进位输出电路电路相比，晶体管数目减少2个，延时升高了14.9％，平均功耗下降了72.9％，功耗延时积下降了62.1％。在超阈值条件下即电源电压为0.8v，电路输入频率500MGHZ时，本发明的一种基于FinFET混合逻辑的一位全加器和现有的基于FinFET同栅的CPL逻辑的一位全加器的晶体管数目、延时、平均功耗、功耗延时积比较如表2所示。表2从表2可以看出：本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的求和输出电路相比，晶体管数目增加2个，延时增加了8.8％，平均功耗下降了65.5％，功耗延时积下降了62.5％。本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的进位输出电路电路相比，晶体管数目减少2个，延时升高了14.9％，平均功耗下降了67.9％，功耗延时积下降了56.4％。在超阈值条件下即电源电压为0.8v，电路输入频率1GHZ时，本发明的一种基于FinFET混合逻辑的一位全加器和现有的基于FinFET同栅的CPL逻辑的一位全加器的晶体管数目、延时、平均功耗、功耗延时积比较如表3所示。表3从表3可以看出：本发明的一种基于FinFET混合逻辑的一位全加器的求和输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的求和输出电路相比，晶体管数目增加了2个，延时升高了8.8％，平均功耗下降了59.9％，功耗延时积下降了56.3％。本发明的一种基于FinFET混合逻辑的一位全加器的进位输出电路和现有的基于FinFET同栅的CPL逻辑的一位全加器的进位输出电路电路相比，晶体管数目减少4个，延时升高了14.9％，平均功耗下降了60.4％，功耗延时积下降了45.8％。由以上的比较结果可知，在不影响电路性能的前提下，本发明一种基于FinFET混合逻辑的一位全加器与现有的基于FinFET同栅的CPL逻辑的一位全加器相比，虽然晶体管的数量保持不变，延时稍有增加，但是功耗和功耗延时积得到了显著优化。