一种基于FinFET器件绝热ECRL结构型JK触发器的制作方法与工艺

文档序号:13109710
技术领域本发明涉及一种绝热ECRL结构型JK触发器,尤其是涉及一种基于FinFET器件绝热ECRL结构型JK触发器。

背景技术:
JK触发器是数字电路系统中不可缺少的基本时序电路。绝热ECRL电路为采用双输入双输出的差分结构,目前我们将使用绝热ECRL电路结构实现的JK触发器称为绝热ECRL结构型JK触发器。随着VISL技术的不断进步,数字电路系统的运行速度不断提高,对JK触发器的速度的要求也越来越高。FinFET管(鳍式场效晶体管,FinField-EffectTransistor)是一种互补式金氧半导体(CMOS)晶体管,具有高速、低功耗和面积小等优点,目前已应用于JK触发器的设计领域。现有的基于FinFET器件绝热ECRL结构型JK触发器的电路图如图1所示,该基于FinFET器件绝热ECRL结构型JK触发器由三个电路结构相同的反相器/缓冲器(F1、F2和F3)、两个P型FinFET管和8个N型FinFET管组成,其中每个反相器/缓冲器由两个P型FinFET管和2个N型FinFET管组成。现有的基于FinFET器件绝热ECRL结构型JK触发器通过四个时钟信号(CLK1、CLK2、CLK3和CLK4)控制绝热ECRL结构型JK触发器的工作过程并且为其提供能量。现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器/缓冲器的符号图如图2(a)所示;现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器/缓冲器的电路图如图2(b)所示;现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器接入的功率时钟信号的波形图如图3所示。但是,现有的基于FinFET器件绝热ECRL结构型JK触发器存在以下问题:现有的基于FinFET器件绝热ECRL结构型JK触发器采用22个FinFET管来实现JK触发器功能,FinFET管数量较多,且能量释放回收P型FinFET管由于阈值电压的存在,使得能量在预充电阶段和求值阶段不能都得以全部释放或回收,部分能量消耗在电阻上,以热能的形式损耗了,而且其输出节点悬空又会造成了一定能量损耗,由此导致现有的基于FinFET器件绝热ECRL结构型JK触发器电路面积、延时、功耗和功耗延时积均较大。

技术实现要素:
本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件绝热ECRL结构型JK触发器。本发明解决上述技术问题所采用的技术方案为:一种基于FinFET器件绝热ECRL结构型JK触发器,包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十一N型FinFET管、第十二N型FinFET管和第十三N型FinFET管;所述的第一P型FinFET管的源极、所述的第二P型FinFET管的源极、所述的第六N型FinFET管的源极和所述的第七N型FinFET管的源极连接且其连接端为所述的绝热ECRL结构型JK触发器的第一功率时钟信号输入端,所述的绝热ECRL结构型JK触发器的第一功率时钟信号输入端接入幅值电平对应逻辑1的第一功率时钟信号,所述的第一P型FinFET管的漏极、所述的第二P型FinFET管的前栅、所述的第二P型FinFET管的背栅、所述的第六N型FinFET管的漏极、所述的第八N型FinFET管的漏极、所述的第十N型FinFET管的漏极、所述的第一N型FinFET管的漏极和所述的第二N型FinFET管的漏极连接且其连接端为所述的绝热ECRL结构型JK触发器的反相输出端,所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的漏极、所述的第七N型FinFET管的漏极、所述的第九N型FinFET管的漏极、所述的第三N型FinFET管的漏极、第四N型FinFET管的漏极、第五N型FinFET管的漏极和所述的第十二N型FinFET管的漏极连接且其连接端为所述的绝热ECRL结构型JK触发器的输出端,所述的第八N型FinFET管的前栅、所述的第八N型FinFET管的背栅、所述的第九N型FinFET管的前栅和所述的第九N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二功率时钟信号输入端,所述的绝热ECRL结构型JK触发器的第二功率时钟信号输入端接入幅值电平对应逻辑1的第二功率时钟信号,所述的第二功率时钟信号的相位和所述的第一功率时钟信号的相位相差270度;所述的第六N型FinFET管的前栅、所述的第六N型FinFET管的背栅和所述的第八N型FinFET管的源极连接,所述的第七N型FinFET管的前栅、所述的第七N型FinFET管的背栅和所述的第九N型FinFET管的源极连接,所述的第二N型FinFET管的背栅、所述的第四N型FinFET管的背栅和所述的第十一N型FinFET管的源极连接,所述的第一N型FinFET管的背栅、所述的第三N型FinFET管的前栅和所述的第十三N型FinFET管的源极连接,所述的第一N型FinFET管的源极、所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极、所述的第四N型FinFET管的源极和所述的第五N型FinFET管的源极均接地,所述的第十N型FinFET管的源极和所述的第十一N型FinFET管的漏极连接,所述的第十二N型FinFET管的源极和所述的第十三N型FinFET管的漏极连接,所述的第十N型FinFET管的前栅、所述的第十N型FinFET管的背栅、所述的第十二N型FinFET管的前栅和所述的第十二N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第一辅助时钟信号输入端,所述的绝热ECRL结构型JK触发器的第一辅助时钟信号输入端接入第一辅助时钟信号,所述的第一辅助时钟信号在所述的第一功率时钟信号的保持期为高电平,保持期以外的其他期为低电平;所述的第十一N型FinFET管的前栅、所述的第十一N型FinFET管的背栅、所述的第十三N型FinFET管的前栅和所述的第十三N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二辅助时钟信号输入端,所述的绝热ECRL结构型JK触发器的第二辅助时钟信号输入端接入第二辅助时钟信号,所述的第二辅助时钟信号在所述的第一功率时钟信号的等待期为高电平,等待期以外的其他期为低电平;所述的第二N型FinFET管的前栅为所述的绝热ECRL结构型JK触发器的第一输入端,所述的第三N型FinFET管的背栅和所述的第五N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二输入端,所述的第一N型FinFET管的前栅为所述的绝热ECRL结构型JK触发器的第二反相输入端,所述的第四N型FinFET管的前栅和所述的第五N型FinFET管的前栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第一反相输入端;所述的第一P型FinFET管和所述的第二P型FinFET管的鳍的个数为2,所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管的鳍的个数为1。所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管为高阈值管,所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管为低阈值管。所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管的阈值为0.6V,所述的第一P型FinFET管、所述的第二P型FinFET管的鳍、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管的阈值为0.1V。与现有技术相比,本发明的优点在于通过第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十一N型FinFET管、第十二N型FinFET管和第十三N型FinFET管来构造绝热ECRL结构型JK触发器,第一P型FinFET管的源极、第二P型FinFET管的源极、第六N型FinFET管的源极和第七N型FinFET管的源极接入幅值电平对应逻辑1的第一功率时钟信号,第八N型FinFET管的前栅、第八N型FinFET管的背栅、第九N型FinFET管的前栅和第九N型FinFET管的背栅接入幅值电平对应逻辑1的第二功率时钟信号,使得在第一功率时钟信号和第二功率时钟信号的预充求值阶段或能量回收阶段,能量得到更好的充电或回收,减少了因第六N型FinFET管和第七N型FinFET管的阈值电压引起的能耗损失;第六N型FinFET管和第八N型FinFET管形成绝热ECRL结构型JK触发器的反相输出端和第一功率时钟信号之间的反馈通道,第七N型FinFET管和第九N型FinFET管形成绝热ECRL结构型JK触发器的输出端和第一功率时钟信号之间的反馈通道,在电路的输出节点到功率时钟增加了一条,使得在第一功率时钟信号的能量回收阶段,绝热ECRL结构型JK触发器的反相输出端和输出端的能量能更加彻底的回收到第一功率时钟信号去,避免了因第一P型FinFET管和第二P型FinFET管的阈值电压引起的能耗损失;本发明的绝热ECRL结构型JK触发器的电路结构与差分逻辑结构相似,使用了双轨输入双轨输出,第一N型FinFET管和第二N型FinFET管构成的下拉网络、第三N型FinFET管、第四N型FinFET管和第五N型FinFET管构成的下拉网络交替工作,实现差分输出,消除静态功耗,不需要额外加反相器得到相反的逻辑输出,进一步减少了FinFET管的数量;由此,本发明的绝热ECRL结构型JK触发器在不影响电路性能的情况下,电路面积、延时、功耗和功耗延时积均较小,实验验证,本发明的绝热ECRL结构型JK触发器相对于现有的绝热ECRL结构型JK触发器,电路面积显著减少、延时、功耗和功耗延时积显著降低;当第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管和第五N型FinFET管为高阈值管,第一P型FinFET管、第二P型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十一N型FinFET管、第十二N型FinFET管和第十三N型FinFET管为低阈值管时,该电路采用低阈值管和高阈值管相结合的方式,低阈值管可以提高JK触发器的工作速度,进一步降低电路延时,高阈值来进一步降低漏功耗;当第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管和第五N型FinFET管的阈值为0.6V,第一P型FinFET管、第二P型FinFET管的鳍、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十一N型FinFET管、第十二N型FinFET管和第十三N型FinFET管的阈值为0.1V时,可以使JK触发器处于更好的工作状态。附图说明图1为现有的基于FinFET器件绝热ECRL结构型JK触发器的电路图;图2(a)为现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器/缓冲器的符号图;图2(b)为现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器/缓冲器的电路图;图3为现有的基于FinFET器件绝热ECRL结构型JK触发器中反相器接入的功率时钟信号的波形图;图4为本发明的基于FinFET器件绝热ECRL结构型JK触发器的电路图;图5为本发明的基于FinFET器件绝热ECRL结构型JK触发器接入的功率时钟和辅助时钟的波形图;图6为超阈值电压(0.8V)下,现有的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图;图7为标准电压(1V)下,现有的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图;图8为超阈值电压(0.8V)下,本发明的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图;图9为标准电压(1V)下,本发明的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图。具体实施方式以下结合附图实施例对本发明作进一步详细描述。实施例一:如图4所示,一种基于FinFET器件绝热ECRL结构型JK触发器,包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13;第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第六N型FinFET管N6的源极和第七N型FinFET管N7的源极连接且其连接端为绝热ECRL结构型JK触发器的第一功率时钟信号输入端,绝热ECRL结构型JK触发器的第一功率时钟信号输入端接入幅值电平对应逻辑1的第一功率时钟信号clk1,第一P型FinFET管P1的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第六N型FinFET管N6的漏极、第八N型FinFET管N8的漏极、第十N型FinFET管N10的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的漏极连接且其连接端为绝热ECRL结构型JK触发器的反相输出端,第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的漏极、第七N型FinFET管N7的漏极、第九N型FinFET管N9的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极和第十二N型FinFET管N12的漏极连接且其连接端为绝热ECRL结构型JK触发器的输出端,第八N型FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的前栅和第九N型FinFET管N9的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二功率时钟信号输入端,绝热ECRL结构型JK触发器的第二功率时钟信号输入端接入幅值电平对应逻辑1的第二功率时钟信号clk2,第二功率时钟信号的相位和第一功率时钟信号的相位相差270度;第六N型FinFET管N6的前栅、第六N型FinFET管N6的背栅和第八N型FinFET管N8的源极连接,第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅和第九N型FinFET管N9的源极连接,第二N型FinFET管N2的背栅、第四N型FinFET管N4的背栅和第十一N型FinFET管N11的源极连接,第一N型FinFET管N1的背栅、第三N型FinFET管N3的前栅和第十三N型FinFET管N13的源极连接,第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极和第五N型FinFET管N5的源极均接地,第十N型FinFET管N10的源极和第十一N型FinFET管N11的漏极连接,第十二N型FinFET管N12的源极和第十三N型FinFET管N13的漏极连接,第十N型FinFET管N10的前栅、第十N型FinFET管N10的背栅、第十二N型FinFET管N12的前栅和第十二N型FinFET管N12的背栅连接且其连接端为绝热ECRL结构型JK触发器的第一辅助时钟信号输入端,绝热ECRL结构型JK触发器的第一辅助时钟信号输入端接入第一辅助时钟信号T1,第一辅助时钟信号在第一功率时钟信号的保持期为高电平,保持期以外的其他期为低电平;第十一N型FinFET管N11的前栅、第十一N型FinFET管N11的背栅、第十三N型FinFET管N13的前栅和第十三N型FinFET管N13的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二辅助时钟信号输入端,绝热ECRL结构型JK触发器的第二辅助时钟信号输入端接入第二辅助时钟信号T2,第二辅助时钟信号在第一功率时钟信号的等待期为高电平,等待期以外的其他期为低电平;第二N型FinFET管N2的前栅为绝热ECRL结构型JK触发器的第一输入端,第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二输入端,第一N型FinFET管N1的前栅为绝热ECRL结构型JK触发器的第二反相输入端,第四N型FinFET管N4的前栅和第五N型FinFET管N5的前栅连接且其连接端为绝热ECRL结构型JK触发器的第一反相输入端;第一P型FinFET管P1和第二P型FinFET管P2的鳍的个数为2,第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13的鳍的个数为1。本实施例中,基于FinFET器件绝热ECRL结构型JK触发器接入的功率时钟和辅助时钟的波形图如图5所示。实施例二:如图4所示,一种基于FinFET器件绝热ECRL结构型JK触发器,包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13;第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第六N型FinFET管N6的源极和第七N型FinFET管N7的源极连接且其连接端为绝热ECRL结构型JK触发器的第一功率时钟信号输入端,绝热ECRL结构型JK触发器的第一功率时钟信号输入端接入幅值电平对应逻辑1的第一功率时钟信号clk1,第一P型FinFET管P1的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第六N型FinFET管N6的漏极、第八N型FinFET管N8的漏极、第十N型FinFET管N10的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的漏极连接且其连接端为绝热ECRL结构型JK触发器的反相输出端,第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的漏极、第七N型FinFET管N7的漏极、第九N型FinFET管N9的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极和第十二N型FinFET管N12的漏极连接且其连接端为绝热ECRL结构型JK触发器的输出端,第八N型FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的前栅和第九N型FinFET管N9的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二功率时钟信号输入端,绝热ECRL结构型JK触发器的第二功率时钟信号输入端接入幅值电平对应逻辑1的第二功率时钟信号clk2,第二功率时钟信号的相位和第一功率时钟信号的相位相差270度;第六N型FinFET管N6的前栅、第六N型FinFET管N6的背栅和第八N型FinFET管N8的源极连接,第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅和第九N型FinFET管N9的源极连接,第二N型FinFET管N2的背栅、第四N型FinFET管N4的背栅和第十一N型FinFET管N11的源极连接,第一N型FinFET管N1的背栅、第三N型FinFET管N3的前栅和第十三N型FinFET管N13的源极连接,第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极和第五N型FinFET管N5的源极均接地,第十N型FinFET管N10的源极和第十一N型FinFET管N11的漏极连接,第十二N型FinFET管N12的源极和第十三N型FinFET管N13的漏极连接,第十N型FinFET管N10的前栅、第十N型FinFET管N10的背栅、第十二N型FinFET管N12的前栅和第十二N型FinFET管N12的背栅连接且其连接端为绝热ECRL结构型JK触发器的第一辅助时钟信号输入端,绝热ECRL结构型JK触发器的第一辅助时钟信号输入端接入第一辅助时钟信号T1,第一辅助时钟信号在第一功率时钟信号的保持期为高电平,保持期以外的其他期为低电平;第十一N型FinFET管N11的前栅、第十一N型FinFET管N11的背栅、第十三N型FinFET管N13的前栅和第十三N型FinFET管N13的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二辅助时钟信号输入端,绝热ECRL结构型JK触发器的第二辅助时钟信号输入端接入第二辅助时钟信号T2,第二辅助时钟信号在第一功率时钟信号的等待期为高电平,等待期以外的其他期为低电平;第二N型FinFET管N2的前栅为绝热ECRL结构型JK触发器的第一输入端,第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二输入端,第一N型FinFET管N1的前栅为绝热ECRL结构型JK触发器的第二反相输入端,第四N型FinFET管N4的前栅和第五N型FinFET管N5的前栅连接且其连接端为绝热ECRL结构型JK触发器的第一反相输入端;第一P型FinFET管P1和第二P型FinFET管P2的鳍的个数为2,第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13的鳍的个数为1。本实施例中,第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5为高阈值管,第一P型FinFET管P1、第二P型FinFET管P2、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13为低阈值管。本实施例中,基于FinFET器件绝热ECRL结构型JK触发器接入的功率时钟和辅助时钟的波形图如图5所示。实施例三:如图4所示,一种基于FinFET器件绝热ECRL结构型JK触发器,包括第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13;第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第六N型FinFET管N6的源极和第七N型FinFET管N7的源极连接且其连接端为绝热ECRL结构型JK触发器的第一功率时钟信号输入端,绝热ECRL结构型JK触发器的第一功率时钟信号输入端接入幅值电平对应逻辑1的第一功率时钟信号clk1,第一P型FinFET管P1的漏极、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第六N型FinFET管N6的漏极、第八N型FinFET管N8的漏极、第十N型FinFET管N10的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的漏极连接且其连接端为绝热ECRL结构型JK触发器的反相输出端,第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的漏极、第七N型FinFET管N7的漏极、第九N型FinFET管N9的漏极、第三N型FinFET管N3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极和第十二N型FinFET管N12的漏极连接且其连接端为绝热ECRL结构型JK触发器的输出端,第八N型FinFET管N8的前栅、第八N型FinFET管N8的背栅、第九N型FinFET管N9的前栅和第九N型FinFET管N9的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二功率时钟信号输入端,绝热ECRL结构型JK触发器的第二功率时钟信号输入端接入幅值电平对应逻辑1的第二功率时钟信号clk2,第二功率时钟信号的相位和第一功率时钟信号的相位相差270度;第六N型FinFET管N6的前栅、第六N型FinFET管N6的背栅和第八N型FinFET管N8的源极连接,第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅和第九N型FinFET管N9的源极连接,第二N型FinFET管N2的背栅、第四N型FinFET管N4的背栅和第十一N型FinFET管N11的源极连接,第一N型FinFET管N1的背栅、第三N型FinFET管N3的前栅和第十三N型FinFET管N13的源极连接,第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极、第四N型FinFET管N4的源极和第五N型FinFET管N5的源极均接地,第十N型FinFET管N10的源极和第十一N型FinFET管N11的漏极连接,第十二N型FinFET管N12的源极和第十三N型FinFET管N13的漏极连接,第十N型FinFET管N10的前栅、第十N型FinFET管N10的背栅、第十二N型FinFET管N12的前栅和第十二N型FinFET管N12的背栅连接且其连接端为绝热ECRL结构型JK触发器的第一辅助时钟信号输入端,绝热ECRL结构型JK触发器的第一辅助时钟信号输入端接入第一辅助时钟信号T1,第一辅助时钟信号在第一功率时钟信号的保持期为高电平,保持期以外的其他期为低电平;第十一N型FinFET管N11的前栅、第十一N型FinFET管N11的背栅、第十三N型FinFET管N13的前栅和第十三N型FinFET管N13的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二辅助时钟信号输入端,绝热ECRL结构型JK触发器的第二辅助时钟信号输入端接入第二辅助时钟信号T2,第二辅助时钟信号在第一功率时钟信号的等待期为高电平,等待期以外的其他期为低电平;第二N型FinFET管N2的前栅为绝热ECRL结构型JK触发器的第一输入端,第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为绝热ECRL结构型JK触发器的第二输入端,第一N型FinFET管N1的前栅为绝热ECRL结构型JK触发器的第二反相输入端,第四N型FinFET管N4的前栅和第五N型FinFET管N5的前栅连接且其连接端为绝热ECRL结构型JK触发器的第一反相输入端;第一P型FinFET管P1和第二P型FinFET管P2的鳍的个数为2,第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13的鳍的个数为1。本实施例中,第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5的阈值为0.6V,第一P型FinFET管P1、第二P型FinFET管P2的鳍、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8、第九N型FinFET管N9、第十N型FinFET管N10、第十一N型FinFET管N11、第十二N型FinFET管N12和第十三N型FinFET管N13的阈值为0.1V。本实施例中,基于FinFET器件绝热ECRL结构型JK触发器接入的功率时钟和辅助时钟的波形图如图5所示。为了验证本发明的基于FinFET器件绝热ECRL结构型JK触发器的优越性,在BSIMIMG标准工艺下,电路的输入频率为100MHz、200MHz、400MHz、800MHz和1GHz的条件下,使用电路仿真工具HSPICE对本发明的基于FinFET器件的时钟控制触发器和图1所示的现有的基于FinFET器件的时钟控制触发器的性能进行仿真对比,其中,BSIMIMG工艺库对应的电源电压为1V。超阈值电压(0.8V)下,现有的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图6所示,标准电压(1V)下,现有的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图7所示,超阈值电压(0.8V)下,本发明的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图8所示,标准电压(1V)下,本发明的基于FinFET器件绝热ECRL结构型JK触发器基于BSIMIMG标准工艺的仿真波形图如图9所示。表1为在BSIMIMG标准工艺,输入频率为100MHz下本发明的基于FinFET器件绝热ECRL结构型JK触发器与现有的基于FinFET器件绝热ECRL结构型JK触发器在10ns-100ns内性能比较。表1从表1中可以得出:本发明的基于FinFET器件绝热ECRL结构型JK触发器和现有的基于FinFET器件绝热ECRL结构型JK触发器比较,FinFET管数量减少7个,延时降低了14%,平均总功耗降低了71%,功耗延时积降低了75%。表2为在BSIMIMG标准工艺,输入频率为400MHz下本发明的基于FinFET器件绝热ECRL结构型JK触发器与现有的基于FinFET器件绝热ECRL结构型JK触发器在10ns-100ns内性能比较。表2从表2中可以得出:本发明的基于FinFET器件绝热ECRL结构型JK触发器和现有的基于FinFET器件绝热ECRL结构型JK触发器比较,FinFET管数量减少7个,延时降低了14%,平均总功耗降低了72%,功耗延时积降低了76%。表3为在BSIMIMG标准工艺,输入频率为800MHz下本发明基于FinFET器件的分栅绝热ECRL结构JK触发器电路与基于FinFET器件的同栅绝热ECRL结构JK触发器电路在10ns-100ns内性能比较。表3从表3中可以得出:本发明的基于FinFET器件绝热ECRL结构型JK触发器和现有的基于FinFET器件绝热ECRL结构型JK触发器比较,FinFET管数量减少7个,延时降低了14%,平均总功耗降低了72%,功耗延时积降低了76%。表4为在BSIMIMG标准工艺,输入频率为1GMHz下本发明基于FinFET器件的分栅绝热ECRL结构JK触发器电路与基于FinFET器件的同栅绝热ECRL结构JK触发器电路在10ns-100ns内性能比较。表4从表4中可以得出:本发明的基于FinFET器件绝热ECRL结构型JK触发器和现有的基于FinFET器件绝热ECRL结构型JK触发器比较,FinFET管数量减少7个,延时降低了14%,平均总功耗降低了73%,功耗延时积降低了77%。由上述的比较数据可见,在不影响电路性能的前提下,本发明的基于FinFET器件绝热ECRL结构型JK触发器和现有的基于FinFET器件绝热ECRL结构型JK触发器相比,FinFET管的数量减少了7个,面积显著减少,延时、功耗和功耗延时积得到显著优化。
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