技术特征：
1.一种基于FinFET器件绝热ECRL结构型JK触发器，其特征在于包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管、第十一N型FinFET管、第十二N型FinFET管和第十三N型FinFET管；所述的第一P型FinFET管的源极、所述的第二P型FinFET管的源极、所述的第六N型FinFET管的源极和所述的第七N型FinFET管的源极连接且其连接端为所述的绝热ECRL结构型JK触发器的第一功率时钟信号输入端，所述的绝热ECRL结构型JK触发器的第一功率时钟信号输入端接入幅值电平对应逻辑1的第一功率时钟信号，所述的第一P型FinFET管的漏极、所述的第二P型FinFET管的前栅、所述的第二P型FinFET管的背栅、所述的第六N型FinFET管的漏极、所述的第八N型FinFET管的漏极、所述的第十N型FinFET管的漏极、所述的第一N型FinFET管的漏极和所述的第二N型FinFET管的漏极连接且其连接端为所述的绝热ECRL结构型JK触发器的反相输出端，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的漏极、所述的第七N型FinFET管的漏极、所述的第九N型FinFET管的漏极、所述的第三N型FinFET管的漏极、第四N型FinFET管的漏极、第五N型FinFET管的漏极和所述的第十二N型FinFET管的漏极连接且其连接端为所述的绝热ECRL结构型JK触发器的输出端，所述的第八N型FinFET管的前栅、所述的第八N型FinFET管的背栅、所述的第九N型FinFET管的前栅和所述的第九N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二功率时钟信号输入端，所述的绝热ECRL结构型JK触发器的第二功率时钟信号输入端接入幅值电平对应逻辑1的第二功率时钟信号，所述的第二功率时钟信号的相位和所述的第一功率时钟信号的相位相差270度；所述的第六N型FinFET管的前栅、所述的第六N型FinFET管的背栅和所述的第八N型FinFET管的源极连接，所述的第七N型FinFET管的前栅、所述的第七N型FinFET管的背栅和所述的第九N型FinFET管的源极连接，所述的第二N型FinFET管的背栅、所述的第四N型FinFET管的背栅和所述的第十一N型FinFET管的源极连接，所述的第一N型FinFET管的背栅、所述的第三N型FinFET管的前栅和所述的第十三N型FinFET管的源极连接，所述的第一N型FinFET管的源极、所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极、所述的第四N型FinFET管的源极和所述的第五N型FinFET管的源极均接地，所述的第十N型FinFET管的源极和所述的第十一N型FinFET管的漏极连接，所述的第十二N型FinFET管的源极和所述的第十三N型FinFET管的漏极连接，所述的第十N型FinFET管的前栅、所述的第十N型FinFET管的背栅、所述的第十二N型FinFET管的前栅和所述的第十二N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第一辅助时钟信号输入端，所述的绝热ECRL结构型JK触发器的第一辅助时钟信号输入端接入第一辅助时钟信号，所述的第一辅助时钟信号在所述的第一功率时钟信号的保持期为高电平，保持期以外的其他期为低电平；所述的第十一N型FinFET管的前栅、所述的第十一N型FinFET管的背栅、所述的第十三N型FinFET管的前栅和所述的第十三N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二辅助时钟信号输入端，所述的绝热ECRL结构型JK触发器的第二辅助时钟信号输入端接入第二辅助时钟信号，所述的第二辅助时钟信号在所述的第一功率时钟信号的等待期为高电平，等待期以外的其他期为低电平；所述的第二N型FinFET管的前栅为所述的绝热ECRL结构型JK触发器的第一输入端，所述的第三N型FinFET管的背栅和所述的第五N型FinFET管的背栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第二输入端，所述的第一N型FinFET管的前栅为所述的绝热ECRL结构型JK触发器的第二反相输入端，所述的第四N型FinFET管的前栅和所述的第五N型FinFET管的前栅连接且其连接端为所述的绝热ECRL结构型JK触发器的第一反相输入端；所述的第一P型FinFET管和所述的第二P型FinFET管的鳍的个数为2，所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管的鳍的个数为1。2.根据权利要求1所述的一种基于FinFET器件绝热ECRL结构型JK触发器，其特征在于所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管为高阈值管，所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管为低阈值管。3.根据权利要求2所述的一种基于FinFET器件绝热ECRL结构型JK触发器，其特征在于所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管的阈值为0.6V，所述的第一P型FinFET管、所述的第二P型FinFET管的鳍、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第八N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管、所述的第十一N型FinFET管、所述的第十二N型FinFET管和所述的第十三N型FinFET管的阈值为0.1V。