一种用于采样保持电路的栅压自举开关电路的制作方法

本发明属于模拟集成电路技术领域，具体涉及一种用于采样保持电路的栅压自举开关电路。

背景技术：

采样保持电路(SHA)是模数转换器(ADC)的核心单元，直接决定整个ADC的性能。而采样开关又是采样保持电路中至关重要的部分，不管是对传统的闭环型SHA还是适用于低功耗的SHA-less结构而言，它都在很大程度上影响了采样保持电路的精度和线性度。

一般来说，高性能的采样开关为了降低由于MOS开关导通非线性而引起的采样信号失真同时提高精度，需要采用自举开关技术，如图1所示为一种现有的栅压自举开关电路。图中，MN0实现开关功能，其余部分为栅压自举电路，在两相非交叠时钟(正向时钟信号PHN和反向时钟信号PHP)的控制下该电路有两个工作状态：

(1)当PHN为低电平，PHP为高电平时，电路处于预充/放电状态。此时，MN1和MN6断开，MN5导通，MP2由于栅极电压被拉升到高电平而断开。同时，MN2、MN3和MN4导通，MP1由于栅极电压被拉低到低电平而导通。该状态下采样电容C1两端的电压为V_DD，采样开关管MN0栅极电压接地，因此开关关断。

(2)当PHN为高电平，PHP为低电平时，电路进入栅压自举工作状态。MN2、MN3、MN4和MN5关断，MN1和MN6导通，MP2由于栅极电压被拉低到低电平而导通，MP1由于栅极电压被拉升到高电平而关断，这时电容C1上极板和下极板的电压分别为V_in和V_DD+V_in，所以采样开关管MN0的栅源电压被固定在V_DD。

在开关闭合阶段阶段，栅压自举开关的导通电阻表达式为：

其中，μ是电子迁移率，C_ox是栅氧化层电容，W/L是MOS管宽长比，V_TH是阈值电压，V_SB是源衬电势差。

式(1)表明栅压自举技术实现了栅源电压V_GS基本不受输入信号V_in变化的影响，改善了非线性失真，然而V_TH中源衬电势差V_SB由于输入电压V_in变化引起的非线性问题并没有得到有效消除，并且随着现代工艺中电源电压V_DD的不断降低，V_SB带来的非线性失真会越来严重。因此，设计一种适用于低电源电压、具有更低开关导通电阻和更低非线性失真，同时拥有快速的响应速度的自举开关很有必要。

技术实现要素：

为了解决上述应用于高速、高精度电路中现有栅压自举开关电路的不足，本发明提供了一种新型栅压自举栅源跟随采样开关，进一步增大采样自举电压，不仅减小了采样开关的导通电阻，加快了响应速度，而且更是降低了阈值电压V_TH中由于V_in所带来的非线性失真，提高了开关的线性度和采样精度。本发明的目的是提供一种新型的栅压自举开关电路，适用于低电源电压、高精度、高速采样的应用。

本发明采用的技术方案是：一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP3的栅极接正向时钟信号；第六PMOS管MP6的源极接电源，其栅极接正向时钟信号；第四PMOS管MP4的源极接第六PMOS管MP6的漏极，第四PMOS管MP4的栅极接反向时钟信号，第四PMOS管MP4的漏极通过第二电容C2后接第五PMOS管MP5的漏极；第七NMOS管MN7的漏极接第四PMOS管MP4的漏极，第七NMOS管MN7的源极接地；第四PMOS管MP4的源极通过第三电容C3后接地；第二NMOS管MN2的栅极接正向时钟信号，其源极接地；第一NMOS管MN1的漏极接第二NMOS管MN2的漏极，第一NMOS管MN1的栅极接反向时钟信号，第一NMOS管MN1的源极接外部信号输入端；第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极，第一PMOS管MP1的漏极通过第一电容C1后接第二NMOS管MN2的漏极；第五NMOS管MN5的漏接接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接正向时钟信号；第六NMOS管MN6的漏接接第五NMOS管MN5的源极，第六NMOS管MN6的栅极接反向时钟信号，第六NMOS管MN6的源极接地；第二PMOS管MP2的源极接第一PMOS管MP1的漏极，第二PMOS管MP2的栅极接第五NMOS管MN5的源极；采样开关管MN0的栅极接第二PMOS管MP2的漏极，采样开关管MN0的源极接外部信号输入端，采样开关管MN0的漏极为信号输出端；第三NMOS管MN3的漏极接第二PMOS管MP2的漏接，第三NMOS管MN3的栅极接电源；第四NMOS管MN4的漏接接第三NMOS管MN3的源极，第四NMOS管MN4的栅极接正向时钟信号，第四NMOS管MN4的源极接地。

本发明结构在图1所述传统栅压自举电路的基础上添加了自举电压增大电路，包括：采样电容C2、C3、MN7、MP3、MP4、MP5和MP6。其中，MP5源端接电源电压V_DD、栅极接时钟控制信号PHP，漏端与采样电容C2的下极板及MP3的源端相连接，MP6源端接电源电压V_DD、栅极接时钟控制信号PHP，漏端与采样电容C3的下极板及MP4的源端相连接，采样电容C2上极板与MP4漏端和MN7漏端相连接，MP4和MN7的栅极接时钟信号PHN，MN7源端接采样电容C3上极板并接地V_SS。MP3栅极接时钟控制信号PHN，漏端作为自举电压V_B输出端接至栅压自举电路MP1的源端和MN5的漏端。

本发明的有益效果为：

(1)大幅减小了采样开关的导通电阻，从而提高了响应速度。

(2)大幅降低了输入电压V_in对采样开关的非线性失真影响，进而提高了采样开关的线性度和精度。

(3)尤其适用于低电源电压的应用场景，明显提高了采样开关的线性度以及精度。

附图说明

图1为传统栅压自举电路原理图；

图2为本发明的新型栅压自举电路原理图；

图3为本发明的新型栅压自举电路工作原理图；其中，(a)为当PHN为低电平，PHP为高电平，(b)当PHN为高电平，PHP低高电平；

图4为传统与本发明栅压自举电路的栅极电压V_G的时域波形对比示意图；其中，(a)为传统电路，(b)为本发明的电路；

图5为传统栅压自举开关的动态性能仿真结果示意图；

图6为本发明的新型栅压自举开关电路的动态性能仿真结果示意图。

具体实施方式

下面结合附图对本发明进行详细的描述：

如图2所示，本发明的一种用于采样保持电路的栅压自举开关电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采样开关管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一电容C1、第二电容C2和第三电容C3；其中，第五PMOS管MP5的源极接电源，其栅极接正向时钟信号；第三PMOS管MP3的源极接第五PMOS管MP5的漏接，第三PMOS管MP3的栅极接正向时钟信号；第六PMOS管MP6的源极接电源，其栅极接正向时钟信号；第四PMOS管MP4的源极接第六PMOS管MP6的漏极，第四PMOS管MP4的栅极接反向时钟信号，第四PMOS管MP4的漏极通过第二电容C2后接第五PMOS管MP5的漏极；第七NMOS管MN7的漏极接第四PMOS管MP4的漏极，第七NMOS管MN7的源极接地；第四PMOS管MP4的源极通过第三电容C3后接地；第二NMOS管MN2的栅极接正向时钟信号，其源极接地；第一NMOS管MN1的漏极接第二NMOS管MN2的漏极，第一NMOS管MN1的栅极接反向时钟信号，第一NMOS管MN1的源极接外部信号输入端；第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接第二PMOS管MP2的漏极，第一PMOS管MP1的漏极通过第一电容C1后接第二NMOS管MN2的漏极；第五NMOS管MN5的漏接接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接正向时钟信号；第六NMOS管MN6的漏接接第五NMOS管MN5的源极，第六NMOS管MN6的栅极接反向时钟信号，第六NMOS管MN6的源极接地；第二PMOS管MP2的源极接第一PMOS管MP1的漏极，第二PMOS管MP2的栅极接第五NMOS管MN5的源极；采样开关管MN0的栅极接第二PMOS管MP2的漏极，采样开关管MN0的源极接外部信号输入端，采样开关管MN0的漏极为信号输出端；第三NMOS管MN3的漏极接第二PMOS管MP2的漏接，第三NMOS管MN3的栅极接电源；第四NMOS管MN4的漏接接第三NMOS管MN3的源极，第四NMOS管MN4的栅极接正向时钟信号，第四NMOS管MN4的源极接地

本发明的工作原理如下：

(1)当PHN为高电平，PHP为低电平时，图2中(a)部分电路处于预充/放电状态。此时，MP5、MP6和MN7导通，MP3和MP4关断，因此电源电压同时对电容C2和C3进行预充电到V_DD，其中下极板电压为V_DD，而上极板电压为V_SS。图2中(b)部分则进入栅压自举工作状态，MN2、MN3、MN4、MN5和MP1关断，MN1、MN6和MP2导通；采样开关管MN0导通，采样输入信号，电容C1上极板和下极板的电压分别为V_in和V_S,P1+V_in。整个电路的工作状态示意图如图3(b)所示。

(2)当PHN为低电平，PHP为高电平时，图2中(a)部分电路进入栅压自举工作状态。MP5、MP6和MN7关断，MP3和MP4导通。这样对于C2而言，由于电荷守恒原理，C2的下极板电压V_B被抬升到了2V_DD，并且与MP1的源端相连(V_S,P1＝2V_DD)。图2中(b)部分电路则处于预充/放电状态，MN1、MN6和MP2断开，MN2、MN3、MN4、MN5和MP1导通，采样开关管MN0关断，此时电容C1上极板接地V_SS，下极板与V_B相连，因此C1上的电压为2V_DD，而非传统的V_DD。整个电路的工作状态示意图如图3(a)所示。

(3)当PHN再次为高电平，PHP再次为低电平时，采样开关管MN0导通，进入栅压自举工作状态，开始接收输入信号，这样C1两端电压分别为V_in和2V_DD+V_in，所以MN0的栅源电压被固定在2V_DD，而非传统结构的V_DD，提高了一倍。

对图2所示的新型栅压自举开关电路和图1所示的传统栅压自举开关电路进行仿真，同时保证仿真条件、输入信号以及采样时钟信号保持不变。其中，电源电压V_DD为1.2V、采样时钟频率为200MHz。

对电路进行瞬态仿真得到图4所示的传统(a)栅压自举电路与新型(b)栅压自举电路应用下的开关MN0栅极电压V_G的输出电压时域波形图，通过时域波形图对比可知，新型栅压自举开关电路的栅极电压V_G确实比传统结构的V_G要高。理想情况下，根据电荷守恒定理：

Q_Φ2＝C₂·(V_DD-0)+C₃·(V_DD-0) (2)

Q_Φ1＝C_Φ12·(V_S,P1-0)＝Q (3)

V_S,P1＝2V_DD (4)

其中，Q_Φ2表示当PHP为低电平时存贮在电容C2、C3里的总电荷量，Q_Φ1表示当PHP为高电平时存贮在电容C1里的电荷量，因此V_G＝2V_DD+V_in。然而，由于存在电荷泄漏以及电容失配等问题，仿真得到的开关MN0栅极电压V_G约为1.5V_DD+V_in。此外，当输入电压V_in较小时，因输入电压V_in在栅极电压V_G中所占比重过小，电荷分配受到影响而导致栅极电压V_G跟随输入电压V_in变化缓慢。这些问题，有待进一步优化。

再对栅压自举开关导通电阻R_on作分析，得到传统栅压自举开关电路和新型栅压自举开关电路电阻值表，如表1所示：

表1为传统栅压自举电路与新型栅压自举电路导通电阻值R_on对比表

传统栅压自举开关的导通电阻R_on最大值为45Ω，最小值为25Ω，平均值约为35Ω；而新型栅压自举开关导通电阻R_on最大值为25Ω，最小值为20Ω，平均值约为22Ω，通过仿真结果对比发现，新型栅压自举开关的导通电阻阻值更加稳定，且电阻值明显减少，比传统结构减少了37％，因此提高了开关响应速度。

最后分析传统栅压自举开关电路和新型栅压自举开关电路的动态性能，分别对采样保持电路的输出结果作快速傅里叶变换(FFT)频谱分析，得到输出频谱如图5和图6。新型栅压自举开关电路的SFDR(无杂散动态范围)为78.66dB，比传统栅压自举开关的70.79dB高了约8dB，说明新型栅压自举开关比传统的栅压自举开关具有更好的线性度；新型栅压自举开关电路的SINAD(信号对噪声和谐波比值)为76.75dB，相对应的ENOB(有效精度)为12.46-bit，比传统结构的11.28-bit的有效精度提高了约1.2-bit，明显提高了采样开关的精度。

通过全方位的对比新型栅压自举开关与传统栅压自举开关电路，我们可以得出结论，新型栅压自举栅源跟随采样开关确实进一步增大了自举电压，不仅减小了采样开关的导通电阻，加快了响应速度，而且更是由V_in所引起的非线性失真，提高了开关的线性度和采样精度，因此非常适用于低电源电压、高精度、高速采样的应用场景。