一种适用于集成电路中的防漏电MOS开关结构的制作方法

本发明涉及模拟集成电路领域，特别涉及一种可用于数字模拟混合信号电路中的防漏电MOS开关结构。

背景技术：

半导体技术的快速发展给人们生活带来了巨大变化，高科技电子产品应用在生活各个方面，包括商场超市、旅馆饭店、火车站、飞机场等等，方便了人们的衣食住行，改善了人们生活。其中，CMOS工艺由于其成本低，工艺成熟，是半导体产业中最为主要的一种工艺技术。

近年来，在摩尔定律失效之前，CMOS工艺关键尺寸逐年减小，从0.8微米到0.18微米、14纳米甚至更小。随着CMOS关键尺寸减小，伴随而来的是MOS管工作电压和栅压降低，与此同时MOS管栅氧化层厚度和沟道长度也在减小。在深亚微米或者纳米级集成电路中，漏电现象越来越显著，既包括MOS管栅极氧化层变薄之后导致的漏电，也包括MOS管源漏之间的亚阈值漏电。

在数字集成电路中，漏电电流会导致电路显著功耗增大，严重时会导致逻辑错误。在模拟和混合信号集成电路领域，漏电电流会导致关键节点的电压产生变化，使得原本应该电荷守恒的节点存在对地或对电源的电流通路，造成电荷的变化，导致电压信号产生误差。因此，在需要特殊保护的关键节点上，必须采用特殊设计来减小漏电导致的误差。

技术实现要素：

为了解决上述漏电问题导致的误差，本发明提出了一种适用于集成电路中的防漏电MOS开关结构，包括PMOS管MP1、NMOS管MN4和NMOS管MN5及一个单端输出的运算放大器AMP1；所述NMOS管MN4和NMOS管MN5是信号传输通路上的MOS开关，所述PMOS管MP1是控制所述单端输出运算放大器AMP1输出反馈信号的开关；所述NMOS管MN4的源极连接输入信号，所述NMOS管MN4的漏极同时连接NMOS管MN5的源极和PMOS管MP1的源极，NMOS管MN4栅极连接时钟信号CLK；NMOS管MN5的漏极连接信号输出端和所述运算放大器AMP1的正相输入端，NMOS管MN5的栅极连接时钟信号CLK；PMOS管MP1的源极连接NMOS管MN4的漏极，PMOS管MP1的漏极连接运算放大器AMP的输出端，PMOS管MP1的栅极连接时钟信号CLK；运算放大器AMP1的正相输入端和信号输出端连接，运算放大器AMP1的负相输入端与运算放大器AMP1的输出端连接后并连接至PMOS管MP1的漏极。

其中，所述运算放大器AMP1采用五管运放结构。

所述运算放大器AMP1包括4个NMOS管、2个PMOS管和1个电阻R1；其中，4个NMOS管分别记作NMOS管NMOS6、NMOS管NMOS7、NMOS管NMOS8和NMOS管NMOS9，2个PMOS管分别记作PMOS管MP2和PMOS管MP3；电阻R1的一端连接电源VDD，电阻R1的另一端同时接NMOS管MN6的栅极和漏极；NMOS管MN6的源极接地，NMOS管MN6的栅极和NMOS管MN6的漏极同时连接到NMOS管MN7的栅极；NMOS管MN7的源极接地，NMOS管MN7的漏极同时连接NMOS管MN8和NMOS管MN9的源极；NMOS管MN8的栅极是运放正相输入端，NMOS管MN8的源极连接NMOS管MN7的漏极，NMOS管MN8的漏极同时连接PMOS管MP2的漏极和栅极；NMOS管MN9的栅极是运放负相输入端，NMOS管MN9的源极连接NMOS管MN7的漏极，NMOS管MN9的漏极连接PMOS管MP3的漏极，PMOS管MP3的源极连接电源VDD，PMOS管MP3的栅极连接PMOS管MP2的栅极，PMOS管MP3的漏极是运放输出端。

与现有技术相比，本发明提出的一种适用于集成电路中的防漏电MOS开关结构是在串联NMOS开关的基础上，增加了运算放大器实现对NMOS开关的源漏电压跟随控制。运算放大器在NMOS开关关断时接入电路，保证NMOS开关管在关断状态时仍能维持源漏电压相等，防止NMOS开关产生漏电电流；运算放大器在NMOS开关导通时从电路中断开，不会对开关性能产生影响。使用的运算放大器采用简单五管运放结构实现，结构简单，占用面积和功耗很小。通过本发明提出的开关结构，能够显著减小由于MOS开关漏电电流导致的节点电压变化，实现对关键节点的有效保护。

附图说明

图1是传统NMOS开关原理图；

图2是防漏电串联NMOS开关原理图；

图3是本发明提出的防漏电开关原理图；

图4是运算放大器AMP1原理图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

传统NMOS开关结构如图1所示，其中NMOS管MN1在时钟CLK的控制下作为开关。当CLK为高电平时，MN1导通，开关导通，MN1源漏电压相等，负载C1被信号源驱动，VC＝VA；当CLK为低电平时，MN1截止，开关断开，MN1右侧电容C1上保持MN1截止前的电压不变。但是实际上，由于MN1源漏之间存在漏电电流，不停地对电容C1进行充电或者放电，经过一段时间电容C1上的电压会产生变化，导致产生误差。

一种简单的改进开关即防漏电串联NMOS开关如图2所示，其中NMOS管MN2和MN3在时钟CLK的控制下作为开关。当CLK为高电平是，MN2和MN3导通，开关导通，电容C2被信号源驱动，VA、VB、VC三个节点电压相等；当CLK为低电平时，MN2和MN3截止，电容C2上保持开关截止前的电压不变。但实际上，由于漏电电流的存在，电容C2上电压仍会慢慢改变。MOS管源漏之间产生漏电的主要原因是，MOS管截止时源漏电压不相同，并且电压差越大，漏电现象越明显。相对于图1所示的传统结构，在开关截止时，VB电压会介于VA和VC之间，MN3上的漏电电流会小于图1中MN1上的漏电电流。图2所示的开关，通过减小MOS管截止时源漏之间的电压差，减小了漏电电流。

如图3所示，本发明提出的一种适用于集成电路中的防漏电MOS开关结构，包括PMOS管MP1、NMOS管MN4和NMOS管MN5及一个单端输出的运算放大器AMP1；所述NMOS管MN4和NMOS管MN5是信号传输通路上的MOS开关，所述PMOS管MP1是控制所述单端输出运算放大器AMP1输出反馈信号的开关；所述NMOS管MN4的源极连接输入信号，所述NMOS管MN4的漏极同时连接NMOS管MN5的源极和PMOS管MP1的源极，NMOS管MN4栅极连接时钟信号CLK；NMOS管MN5的漏极连接信号输出端和所述运算放大器AMP1的正相输入端，NMOS管MN5的栅极连接时钟信号CLK；PMOS管MP1的源极连接NMOS管MN4的漏极，PMOS管MP1的漏极连接运算放大器AMP的输出端，PMOS管MP1的栅极连接时钟信号CLK；运算放大器AMP1的正相输入端和信号输出端连接，运算放大器AMP1的负相输入端与运算放大器AMP1的输出端连接后并连接至PMOS管MP1的漏极。

本发明防漏电MOS开关的原理是，在开关导通时，运算放大器AMP1从电路中断开，不影响开关正常功能；在开关截止时，运算放大器AMP1按照单位增益缓冲器的方式接入电路，把与负载直接相连的开关管MN5源极和漏极钳位到相同电压，避免负载上的电荷通过开关MOS管泄露。具体工作方式如下，当CLK为高电平时，NMOS管MN4和MN5导通，PMOS管MP1截止，此时运算放大器AMP1输出端从电路中断开，运算放大器AMP1正相输入端和负载电容C3并联，由于运算放大器AMP1输入端是高阻节点，不通过电流，不会对电路性能产生影响。当CLK为低电平时，NMOS管MN4和MN5断开，PMOS管MP1导通，此时运算放大器AMP1输出端和节点VB相连。运放负相输入端连接到输出端，作为单位增益缓冲器，使得VB和VC节点电压相等，MN5源极和漏极电压相等，从而开关管MN5上几乎没有漏电电流。最终实现了防止开关漏电导致负载电容节点VC电压变化的效果。

本发明防漏电开关结构中使用的运算放大器AMP1结构如图4所示，即为普通NMOS管输入的五管运放结构，通过电阻R1产生偏置，结构简单，节约面积和功耗。所述运算放大器AMP1包括4个NMOS管、2个PMOS管和1个电阻R1；其中，4个NMOS管分别记作NMOS管NMOS6、NMOS管NMOS7、NMOS管NMOS8和NMOS管NMOS9，2个PMOS管分别记作PMOS管MP2和PMOS管MP3；电阻R1的一端连接电源VDD，电阻R1的另一端同时接NMOS管MN6的栅极和漏极；NMOS管MN6的源极接地，NMOS管MN6的栅极和NMOS管MN6的漏极同时连接到NMOS管MN7的栅极；NMOS管MN7的源极接地，NMOS管MN7的漏极同时连接NMOS管MN8和NMOS管MN9的源极；NMOS管MN8的栅极是运放正相输入端，NMOS管MN8的源极连接NMOS管MN7的漏极，NMOS管MN8的漏极同时连接PMOS管MP2的漏极和栅极；NMOS管MN9的栅极是运放负相输入端，NMOS管MN9的源极连接NMOS管MN7的漏极，NMOS管MN9的漏极连接PMOS管MP3的漏极，PMOS管MP3的源极连接电源VDD，PMOS管MP3的栅极连接PMOS管MP2的栅极，PMOS管MP3的漏极是运放输出端。

综上，本发明提出的一种防漏电MOS开关结构是在串联NMOS开关的基础上，增加了运算放大器实现对NMOS开关的源漏电压跟随控制。运算放大器在NMOS开关关断时接入电路，保证NMOS开关管在关断状态时仍能维持源漏电压相等，防止NMOS开关产生漏电电流；运算放大器在NMOS开关导通时从电路中断开，不会对开关性能产生影响。使用的运算放大器采用简单五管运放结构实现，结构简单，占用面积和功耗很小。通过本发明提出的开关结构，能够显著减小由于MOS开关漏电电流导致的节点电压变化，实现对关键节点的有效保护。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。