1.一种带电感双电源供电的运算放大器(10)，其特征在于，包括前置放大器(11)和主放大级电路(13)；所述前置放大器(11)包括第一开关(M1)、第二开关(M2)、第三开关(M3)、第四开关(M4)、第五开关(M5)、第一电感(L1)及第二电感(L2)；所述主放大级电路(13)包括第六开关(M6)、第七开关(M7)、第八开关(M8)、第九开关(M9)、第十开关(M10)、第十一开关(M11)、第十二开关(M12)及第十三开关(M13)；其中，
所述第一电感(L1)、所述第四开关(M4)、所述第二开关(M2)及所述第一开关(M1)依次串接于电压源(VDD)与接地端(GND)之间；所述第二电感(L2)、所述第五开关(M5)及所述第三开关(M3)依次串接于电压源(VDD)与所述第二开关(M2)和所述第一开关(M1)串接形成的节点(C)处之间；所述第四开关(M4)与所述第五开关(M5)的控制端输入反馈电平(VCMFB)，所述第二开关(M2)的控制端电连接至第一输入端(VIN1)，所述第三开关(M3)的控制端电连接至第二输入端(VIN2)，所述第一开关(M1)的控制端输入第五电压(VB5)；
所述第十二开关(M12)、所述第十开关(M10)、所述第八开关(M8)及所述第六开关(M6)依次串接于电压源(VDD)与接地端(GND)之间；所述第十三开关(M13)、所述第十一开关(M11)、所述第九开关(M9)及所述第七开关(M7)依次串接于电压源(VDD)与接地端(GND)之间；所述第十二开关(M12)的控制端及所述第十三开关(M13)的控制端均输入第一电压(VB1)，所述第十开关(M10)的控制端电连接至所述第十二开关(M12)与所述第十开关(M10)串接形成的节点(D)处，所述第十一开关(M11)的控制端电连接至所述第十三开关(M13)与所述第十一开关(M11)串接形成的节点(E)处，所述第八开关(M8)的控制端电连接至所述第八开关(M8)与所述第六开关(M6)串接形成的节点(F)处，所述第九开关(M9)的控制端电连接至所述第九开关(M9)与所述第七开关(M7)串接形成的节点(G)处，所述第六开关(M6)的控制端电连接至所述第四开关(M4)与所述第二开关(M2)串接形成的节点(A)处，所述第七开关(M7)的控制端电连接至所述第五开关(M5)与所述第三开关(M3)串接形成的节点(B)处，第一输入端(VOUT1)电连接至所述第十开关(M10)与所述第八开关(M8)串接形成的节点(H)处，第二输出端(VOUT2)电连接至所述第十一开关(M11)与所述第九开关(M9)串接形成的节点(I)处。
2.根据权利要求1所述的运算放大器(10)，其特征在于，所述第一开关(M1)、所述第二开关(M2)、所述第三开关(M3)、所述第四开关(M4)、所述第五开关(M5)、所述第六开关(M6)、所述第七开关(M7)、所述第八开关(M8)及所述第九开关(M9)为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第十开关(M10)、所述第十一开关(M11)、所述第十二开关(M12)及所述第十三开关(M13)为PMOS晶体管且其控制端为PMOS晶体管的栅极。
3.根据权利要求1所述的运算放大器(10)，其特征在于，所述主放大级电路(13)还包括第一放大器(131)；
所述第十开关(M10)的控制端电连接至所述第十二开关(M12)与所述第十开关(M10)串接形成的节点(D)处，所述第十一开关(M11)的控制端电连接至所述第十三开关(M13)与所述第十一开关(M11)串接形成的节点(E)处，包括：
所述第一放大器(131)的正输入端电连接至所述第十三开关(M13)与所述第十一开关(M11)串接形成的节点(E)处，其负输入端电连接至所述第十二开关(M12)与所述第十开关(M10)串接形成的节点(D)处，其正输出端电连接至所述第十开关(M10)的控制端，其负输出端电连接至所述第十一开关(M11)的控制端。
4.根据权利要求3所述的运算放大器(10)，其特征在于，所述第一放大器(131)包括第十四开关(M14)、第十五开关(M15)、第十六开关(M16)、第十七开关(M17)、第十八开关(M18)、第十九开关(M19)、第二十开关(M20)及第二十一开关(M21)；其中，
所述第二十开关(M20)、所述第十八开关(M18)、所述第十六开关(M16)及所述第十四开关(M14)依次串接于电压源(VDD)与接地端(GND)之间，所述第二十一开关(M21)、所述第十九开关(M19)、所述第十七开关(M17)及所述第十五开关(M15)依次串接于电压源(VDD)与接地端(GND)之间；所述第二十开关(M20)的控制端及所述第二十一开关(M21)的控制端均输入第一电压(VB1)，所述第十八开关(M18)的控制端及所述第十九开关(M19)的控制端均输入第二电压(VB2)，所述第十六开关(M16)的控制端及所述第十七开关(M17)的控制端均输入第三电压(VB3)，所述第十四开关(M14)的控制端及所述第十五开关(M15)的控制端分别作为所述第一放大器(131)的两个输入端(VNI1、VNI2)，所述第十八开关(M18)与所述第十六开关(M16)串接形成的节点(J)及所述第十九开关(M19)与所述第十七开关(M17)串接形成的节点(K)分别作为所述第一放大器(131)的两个输出端(VNO1、VNO2)。
5.根据权利要求4所述的运算放大器(10)，其特征在于，所述第十四开关(M14)、所述第十五开关(M15)、所述第十六开关(M16)及所述第十七开关(M17)为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第十八开关(M18)、所述第十九开关(M19)、所述第二十开关(M20)及所述第二十一开关(M21)为PMOS晶体管且其控制端为PMOS晶体管的栅极。
6.根据权利要求1所述的运算放大器(10)，其特征在于，所述主放大级电路(13)还包括第二放大器(133)；
所述第八开关(M8)的控制端电连接至所述第八开关(M8)与所述第六开关(M6)串接形成的节点(F)处，所述第九开关(M9)的控制端电连接至所述第九开关(M9)与所述第七开关(M7)串接形成的节点(G)处，包括：
所述第二放大器(133)的正输入端电连接至所述第八开关(M8)与所述第六开关(M6)串接形成的节点(F)处，其负输入端电连接至所述第九开关(M9)与所述第七开关(M7)串接形成的节点(G)处，其正输出端电连接至所述第九开关(M9)的控制端，其负输出端电连接至所述第八开关(M8)的控制端。
7.根据权利要求6所述的运算放大器(10)，其特征在于，所述第二放大器(133)包括第二十二开关(M22)、第二十三开关(M23)、第二十四开关(M24)、第二十五开关(M25)、第二十六开关(M26)、第二十七开关(M27)、第二十八开关(M28)及第二十九开关(M29)；其中，
所述第二十八开关(M28)、所述第二十六开关(M26)、所述第二十四开关(M24)及所述第二十二开关(M22)依次串接于电压源(VDD)与接地端(GND)之间，所述第二十九开关(M29)、所述第二十七开关(M27)、所述第二十五开关(M25)及所述第二十三开关(M23)依次串接于电压源(VDD)与接地端(GND)之间；所述第二十六开关(M26)的控制端及所述第二十七开关(M27)的控制端均输入第二电压(VB2)，所述第二十四开关(M24)的控制端及所述第二十五开关(M25)的控制端均输入第三电压(VB3)，所述第二十二开关(M22)的控制端及所述第二十三开关(M23)的控制端输入第四电压(VB4)，所述第二十八开关(M28)的控制端及所述第二十九开关(M29)的控制端分别作为所述第二放大器(133)的两个输入端(VPI1、VPI2)，所述第二十六开关(M26)与所述第二十四开关(M24)串接形成的节点(L)及所述第二十七开关(M27)与所述第二十五开关(M25)串接形成的节点(M)分别作为所述第二放大器(133)的两个输出端(VNO1、VNO2)。
8.根据权利要求7所述的运算放大器(10)，其特征在于，所述第二十二开关(M22)、所述第二十三开关(M23)、所述第二十四开关(M24)及所述第二十五开关(M25)为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第二十六开关(M26)、所述第二十七开关(M27)、所述第二十八开关(M28)及所述第二十九开关(M29)为PMOS晶体管且其控制端为PMOS晶体管的栅极。
9.一种模数转换器，包括运算放大器，其特征在于，所述运算放大器为权利要求1-8任一项所述的带电感双电源供电的运算放大器(10)。