数字时钟占空比校正的制作方法

时钟信号通常被用于许多电子电路中以及针对各种目的被使用。例如，时钟信号被用于触发数字电路中的诸如处理器、存储器装置等的同步电路(例如，触发器)。可以用各种类型的振荡器和支持电路生成时钟信号。时钟信号在两个电平(例如，逻辑高电平和逻辑低电平)之间连续转变。时钟信号具有由处于逻辑高电平的持续时间和处于逻辑低电平的持续时间确定的占空比。

时钟信号的占空比通常表示为百分比。例如，具有80％高电平和20％低电平的模式的时钟信号具有80％的占空比。在一些应用中，可能希望时钟信号的占空比是50％周期，其中50％占空比具有相等的高电平和低电平部分的波形。例如，如果未将50％占空比的时钟施加至电路，则依赖于两个时钟边沿的电路可能不能正确的工作。不幸的是，许多类型的电路产生占空比失真，并且可能难以保持50％占空比。

技术实现要素：

本文中公开了一种用于控制时钟的占空比的装置和方法。在一些实施例中，一种时钟生成器包括占空比校正电路。所述占空比校正电路包括电荷泵和控制器。所述电荷泵包括电流源、第一输出、和第二输出。所述电荷泵被配置成在时钟的正部分期间将电流从电流源路由至第一输出，并且在所述时钟的负部分期间将电流从电流源路由至第二输出。所述控制器被配置成在多个时钟周期上将从所述第一输出累积的电荷与从所述第二输出累积的电荷进行比较，以确定所述时钟的正部分和所述时钟的负部分中的哪一个是更长的。所述控制器还被配置成基于所述时钟的正部分和所述时钟的负部分中的哪一个是更长的，生成指示施加至所述时钟的占空比的调节量的数字值。

在其它实施例中，一种占空比校正电路包括电荷泵和控制器。所述电荷泵包括电流源、第一电流输出端子、第二电流输出端子、第一时钟输入端子、第二时钟输入端子、第一晶体管、第二晶体管、复位端子和复位晶体管。所述第一晶体管被联接至所述电流源、所述第一时钟输入端子、和所述第一电流输出端子，以基于断言所述第一时钟输入端子处的时钟信号将所述电流源连接到所述第一输出端子。所述第二晶体管被联接至所述电流源、所述第二时钟输入端子、和所述第二电流输出端子，以基于断言所述第二时钟输入端子处的时钟信号的反转版本将所述电流源连接到所述第二输出端子。所述复位晶体管被联接至所述第一电流输出端子、所述第二电流输出端子、和所述复位端子，以基于断言所述复位端子处的信号将所述第一电流输出端子短路到所述第二电流输出端子。所述控制器被配置成在所述时钟信号的多个周期上将从所述第一电流输出累积的电荷与从所述第二电流输出累积的电荷进行比较，以确定所述时钟信号的正部分和所述时钟信号的负部分中的哪一个更长。所述控制器还被配置成基于所述时钟信号的正部分和所述时钟信号的负部分中的哪一个是更长的，生成指示施加至所述时钟信号的占空比的调节的量的数字值。

在另外的实施例中，一种用于校正时钟信号的占空比的方法包括在执行积分阶段之前使电荷存储元件复位到相同的电压。在所述积分阶段期间，仅在所述时钟信号的多个周期中的每一个的高部分期间改变存储在这些电荷存储元件中的第一电荷存储元件上的电荷，并且仅在所述时钟信号的所述多个周期中的每一个的低部分期间改变存储在这些电荷存储元件中的第二电荷存储元件上的电荷。在所述积分阶段之后，基于存储在这些电荷存储元件上的电荷来确定所述时钟信号的高部分和低部分中的哪一个是更长的，调节控制所述时钟信号的占空比的数字值以减小所述时钟信号中的是更长的部分的长度，并且施加所述数字值以控制所述时钟信号的占空比。

附图说明

对于多个不同示例的详细描述，现在将参照附图进行说明，在这些附图中：

图1根据不同实施例示出了一种占空比校正电路的框图；

图2根据不同实施例示出了一种适于在占空比校正电路中使用的电荷泵的框图；

图3根据不同实施例示出了一种适于在占空比校正电路中使用的电荷泵的示意图；

图4根据不同实施例示出了一种用于将时钟信号路由至占空比校正电路中的电荷泵的时钟多路复用器的框图；

图5根据不同实施例示出了一种用于提供至占空比校正电路中的电荷泵的时钟信号的时序图；

图6根据不同实施例示出了占空比校正电路中电荷泵随着时钟信号收敛到50％占空比的输出；

图7根据不同实施例示出了一种输入时钟信号和由占空比校正电路生成的占空比校正后的时钟信号；

图8根据不同实施例示出了一种包括环内(in-loop)校准的占空比校正电路的框图；

图9根据不同实施例示出了一种包括环外(off-loop)校准的占空比校正电路的框图；以及

图10根据不同实施例示出了一种用于占空比校正的方法的流程图。

具体实施方式

贯穿以下说明书和权利要求书，使用确定术语以指代具体的系统部件。如本领域技术人员将理解的，不同的公司可以用不同的名称来指代部件。本文件不旨在对名称不同但功能相同的部件之间区分。在以下讨论和权利要求中，术语“包括”和“包含”以开放式方式使用，因此应当被解释为意指“包括，但不限于......”。另外，术语“联接”或“耦合”旨在意指间接或直接的有线或无线连接。因此，如果第一装置联接至第二装置，则该连接可以是通过直接连接、或者通过经由其它装置和连接的间接连接。表述“基于”旨在意指“至少部分地基于”。因此，如果X基于Y，则X可以基于Y和任何数量的其它因子。

传统的占空比校正电路被实现为模拟环路。虽然这种实施方式可以对校正连续时钟信号的占空比是有效的，但突发模式应用呈现显著的问题，因为每次产生时钟串必须使模拟环路稳定(settle)。用于产生50％占空比的环路的必要状态在去除输入时钟时丢失，从而每次重新施加输入时钟时需要长的稳定时期。另外，由于需要连续时钟生成以保持50％的占空比，因此还增加了占空比校正电路和施加占空比校正的系统的功率消耗。

本文所公开的占空比校正电路的实施例提供了在突发模式应用中用于占空比校正的减小的稳定时间，并且还可以通过减小电路实施方式所需的诸如电容器或电阻器的模拟滤波器部件的尺寸来降低总成本。在本公开的占空比校正电路中，在数字(而不是模拟)域中实施反馈路径，其中数模转换器提供偏移校正所需的模拟信号。在系统启动时，在提供输入时钟之后，允许占空比校正电路稳定至期望的精度。存储在稳定的结束处提供至数模转换器的值。如果去除时钟并且然后在稍后的时间处再次供应时钟，则该环路将从允许更快的稳定时间的先前存储的数模转换器输入值开始。此外，一旦占空比校正电路已经稳定，就可以除了数模转换器之外关闭电路的主体，这降低功率消耗。

图1示出了根据多个不同实施例用于占空比校正(DCC)电路100的框图。DCC电路100包括时钟源102、可编程延迟器104、脉冲生成器106、电荷泵108、电容器110、比较器112、和校正控制逻辑114。时钟源102可以是任何不同类型的振荡器。由时钟源102提供的时钟信号124的占空比可以不是50％。时钟源102向可编程延迟器104和脉冲生成器106提供时钟信号124。可编程延迟器104通过变化的时间延迟时钟信号124，并且其通过从校正控制逻辑114接收的值是可控制的。在一些实施例中，可编程延迟器104可以包括将从校正控制逻辑114接收的数字值122转换成模拟信号(例如，电压或电流)的数模转换器(DAC)116。可编程延迟器104可以根据模拟信号改变施加至时钟信号124的延迟。例如，可以根据模拟信号改变通过可编程延迟器102影响时钟信号124传播的电容。可编程延迟器102的一些实施例可以基于从校正控制逻辑114接收的数字值122以不同方式改变施加至时钟信号124的延迟。例如，可以施加数字值122以选择包含在可编程延迟器102中的延迟元件来生成延迟。

脉冲生成器106生成具有从时钟源102接收的时钟信号124的频率的校正时钟信号118。通过从可编程延迟器102接收的所延迟的时钟信号确定校正后的时钟信号118的占空比。例如，可以通过从时钟源102接收的时钟信号124的上升沿触发校正后的时钟信号118的上升沿，并且可以通过从可编程延迟器104接收的所延迟的时钟信号的上升沿触发校正后的时钟信号118的下降沿。因此，可以通过改变由可编程延迟器104施加至时钟信号124的延迟改变校正后的时钟信号118的占空比。

电荷泵108、电容器110、和比较器112操作为占空比检测器，以确定校正后的时钟信号118的占空比是大于50％还是小于50％。电荷泵108包括两个输出端子。将电容器110联接至所述输出端子中的每个。在一些实施例中，可以使用单个电容器110，其中该单个电容器110的不同极板连接到电荷泵108的每个输出端子。电荷泵108还包括基于校正后的时钟信号118的电平将电流路由至这两个输出端子中的每个的切换电路。也就是说，电荷泵108在校正后的时钟信号118的周期的“高”部分期间将电流路由至两个输出端子中的一个，并且在校正后的时钟信号118的周期的“低”部分期间将电流路由至两个输出端子的另一个。因此，由电荷泵108提供以对一个或更多个电容器110充电的电流与校正后的时钟信号118的占空比成比例。

图2示出了电荷泵108的一个实施例的框图。电荷泵108包括电流源202和开关204、206和208。在一些实施例中，电流源202可以是共射共基尾电流源。其它实施例可以包括作为电流源202的不同类型的恒定电流源。这些开关204将电流源202联接至电荷泵108的这些输出端子，并且基于校正后的时钟信号118的电平将电流从电流源202路由至这些输出端子。当将电流路由至电荷泵108的这些输出端子时，可以由校正后的时钟信号118的未反转版本驱动和控制开关204中的一个，并且可以由校正后的时钟信号118的反转版本驱动和控制开关204中的另一个。

电荷泵108还包括复位端子。在复位端子处断言的复位信号控制开关206和208。断言复位信号使开关206和208闭合并且在一个或更多个电容器110充电/放电之前经由开关204迫使一个或更多个电容器110至初始条件。开关204可以在断言复位信号时被断开。开关208闭合以使电荷泵108的这些输出端子短路。开关206闭合以驱动预定参考电压至输出端子上。例如，闭合开关206可以将电荷泵108的输出端子连接到电源电压(例如，V_DD)。因此，在使用开关204将电流路由至一个或更多个电容器110之前，断言复位信号可以初始化一个或更多个电容器110至预定电压。

图3示出了电荷泵108的一个实施例的示意图。在图3的实施例中，由N沟道场效应晶体管(FET)N1和N2实现开关204，由P沟道FET P1和P2实现开关206，以及由P沟道FET P3实现开关208。

在通过断言复位信号已经初始化一个或更多个电容器110之后，一个或更多个电容器110基于校正后的时钟信号118的占空比经由开关204进行充电或放电。图5示出了提供至电荷泵108的校正后的时钟信号的图表。在“复位”间隔期间，迫使施加至电荷泵108的校正后的时钟信号118至断开开关204的预定电平，并且闭合开关206和208以初始化一个或更多个电容器110。“积分”间隔跟随“复位”间隔。在“积分”间隔期间，将校正后的时钟信号118的数个周期提供至电荷泵108，并且在校正后的时钟信号118的每个周期期间，开关204将电流从电流源202路由至一个或更多个电容器110，以确定校正后的时钟信号的占空比。

图4示出了时钟多路复用器400的框图，所述多路复用器可以被施加在脉冲生成器106和电荷泵108之间，以在“复位”间隔期间迫使由电荷泵108接收的校正后的时钟信号118至预定电平。例如，时钟多路复用器400的输出在断言复位信号时为高。当未断言复位信号时，时钟多路复用器400将校正后的时钟信号118的反转版本和未反转版本传递至用于控制开关204的电荷泵108。

返回至图1，比较器112通过将在校正后的时钟信号118的“低”电平期间一个或更多个电容器110上累积的电荷与在校正后的时钟信号118的“高”电平期间一个或更多个电容器110上累积的电荷进行比较来识别校正后的时钟信号118的哪个电平更长。例如，如果在校正后的时钟信号118的“低”电平期间在一个或更多个电容器110上累积的电荷大于在校正后的时钟信号118的“高”电平期间在一个或更多个电容器110上累积的电荷，则比较器112可以输出第一信号电平。否则，比较器112可以输出不同的信号电平。在任何情况下，比较器112生成指示校正后的时钟信号118是“高”电平更长还是“低”电平更长的信号120。可以在完成每个“积分”间隔处锁存输出信号120，以提供给校正控制逻辑114。

校正控制逻辑114接收比较器输出信号120、并且调节提供至可编程延迟器104的数字值122，以基于比较器输出信号120改变校正后的时钟信号118的占空比。如果比较器输出信号120指示校正后的时钟信号118的“高”部分比校正后的时钟信号118的“低”部分更长，则然后校正控制逻辑114可以调节数字值122以改变可编程延迟器104中施加的延迟，使得降低校正后的时钟信号118的“高”部分的持续时间，并且增加校正后的时钟信号118的“低”部分的持续时间。相似地，如果比较器输出信号120指示校正后的时钟信号118的“低”部分比校正后的时钟信号118的“高”部分更长，则然后校正控制逻辑114可以调节数字值122以改变可编程延迟器104中施加的延迟，使得降低校正后的时钟信号118的“低”部分的持续时间，并且增加校正后的时钟信号118的“高”部分的持续时间。

校正控制逻辑114可以施加多种不同的调整方法以改变校正后的时钟信号118的占空比。例如，在一个实施例中，校正控制逻辑114可以基于比较器输出信号112每积分间隔递增或递减数字值122一次，以向50％占空比移动校正后的时钟信号。在其它实施例中，校正控制逻辑114可以施加逐次逼近技术以更快速地调节数字值122，以实现50％的占空比。

图6示出了电荷泵108随着校正控制逻辑114使用以调节数字值122的逐次逼近技术使校正后的时钟信号118收敛至50％的占空比时的输出。最初，电荷泵输出之间存在大的差异。该差异随着校正后的时钟信号118的占空比接近50％而减小。最后，一旦环路已经稳定，这些电荷泵输出每隔积分间隔(如图所示大约20ns之后)就改变符号。在一个间隔结束处，给定输出为正，以及在相继的积分间隔结束处，给定输出为负。因此，当校正后的时钟信号118已经收敛到50％的占空比时，比较器输出信号120利用每个积分间隔在一和零之间翻转。

校正控制逻辑114还可以生成用于DCC电路100的多个不同的控制信号。例如，校正控制逻辑114可以基于校正后的时钟信号118生成复位信号以控制电荷泵108中的复位间隔和积分间隔的定时、生成锁存控制信号以锁存比较器112的输出、以及其它控制信号。

图7示出了由时钟源102和校正后的时钟信号118提供的时钟信号124。时钟信号124具有约65％的占空比。校正后的时钟信号118的占空比已经由DCC电路100调节到50％。也就是说，DCC电路100已经调节时钟信号118的高(或正)部分704和低(或负)部分702的持续时间，使得时钟信号118的高(或正)部分704的持续时间与时钟信号118的低(或负)部分702的持续时间大致相同。

对于高精度时钟校正，DCC电路100应当正确地检测到最小可能的时钟周期。例如，如果希望的是1％的精度，则DCC电路100必须能够在49％占空比时钟和51％占空比时钟之间进行区分(即，电荷泵108必须生成用于49％的占空比输入的负输出，并且比较器112必须能够将所述输入解析为负，并且反之对于51％而言亦然)。通过缩放CMOS技术中有限上升空间(headroom)，用于最小输出的标称电荷泵的输出是小的。利用失配效应，小输出可能改变符号，导致错误的决定。因此，DCC电路100的实施例可以包括偏移校准或偏移消除。

图8根据多个不同实施例示出了包括环内校准的DDC电路800的框图。DCC电路800与DCC电路100相似，但包括附加校准逻辑804、校准DAC 806、和校准多路复用器802。校正控制逻辑114还可以包括以便于校准的反转电路。校准逻辑804生成控制校准多路复用器802和校正控制逻辑114中的反转电路的翻转控制信号808。断言翻转控制信号808使校准多路复用器802反转提供至电荷泵108的校正后的时钟信号118、并且激活校正控制逻辑114中的反转电路以反转比较器112的输出。校准逻辑804可以调节DCC电路800的一个或更多个部件，以补偿由所述校准测量到的偏移。例如，如图所示DAC 806通过改变用于比较器112的负载或通过改变用于电荷泵108的负载校准DCC电路800。在一些实施例中，校准逻辑804可以通过变化这些电容器110的值、产生由电荷泵108输出的电流中的不平衡、施加比较器112的输入处的偏移电压、施加比较器112的负载中的电流偏移、可选择地改变比较器112的输入级中的装置的尺寸、可选择地改变电荷泵108的输出级中的装置的尺寸、或者进行用于DCC电路800的其它偏移补偿调节来补偿所测量到的偏移。使用DCC电路800的校准是有利的，其中校准不需要50％占空比的时钟，然而校正后的时钟信号118的占空比在校准过程期间改变。因此，该技术仅在初始校准时期期间或在其中占空比偏离50％是可接受的正常操作中的时期的期间是适当的。

假设电荷泵108和比较器112组合的偏移使校正后的时钟信号118的输出占空比为50％+Δx％。在翻转信号808未被断言时，这意味着直接输入至电荷泵108处的信号将具有50％+Δx％的占空比。假设在DAC 116的输入处的相应数字值122为DAC_noflip。现在，使翻转信号808被断言以反转输入到电荷泵108的时钟118，并且激活校正控制逻辑114中的比较器输出102的反转。再次，由于电荷泵108和比较器112的偏移，因此环路在用于电荷泵的输入处于50％+Δx％的占空比时稳定。这进而意味着校正后的时钟信号118的占空比为(100％-(50％+Δx％))，即50％-Δx％。使施加至DAC 116的相应数字值122为DAC_flip。给定这个信息，两种方法可能用于偏移校正。

在第一种方法中，校准DAC 806用于消除电荷泵108和比较器112的偏移。在这种情况下，对校准DAC 806的每个代码重复以上程序，直到DAC_flip＝DAC_noflip。对于N位的校准DAC 806，这个需要2^N个校准周期。在一些实施例中，二进制搜索(逐次逼近)方法用于在N个校准周期中完成相同的目标。

在第二种方法中，断开DCC校正环路，使电荷泵108、比较器112和校正控制逻辑114解除连接，并且将等于DAC_noflip+DAC_flip的平均值的数字值122施加至DAC 116。该方法要求DAC 116在所希望的精度内是线性的。

图9根据多个不同实施例示出了包括环外校准的DDC电路900的框图。DCC电路900允许校正后的时钟118的占空比维持在将要执行校准时的恒定。其结果是，能够在不具有中断正常时钟生成的情况下周期性地校准DCC电路900。DCC电路900类似于DCC电路100，但包括附加校准逻辑906、校准DAC 908、校准多路复用器902、和校准时钟源904。校准时钟源904提供用于在校准DCC电路900中使用的具有50％占空比的校准时钟912。校准时钟源904可以通过将时钟信号124除以2或通过生成50％占空比时钟信号的任何其它方法来生成校准时钟912。校准多路复用器902选择性地将校准时钟912或校正后的时钟信号118路由至电荷泵108。

在校准过程中，校正控制逻辑114基于校准时钟912生成复位信号。如果通过将时钟信号124除以2生成校准时钟912，则然后施加至复位间隔和积分间隔的时钟周期的数目也可以除以2以保持与校正后的时钟信号118所使用的积分时间相同的积分时间。可以断开开关910以将校正逻辑114、可编程延迟器104、和脉冲生成器106从正被校准的电路隔离开。校正逻辑114、可编程延迟器104、和脉冲生成器106的状态可以不受校准过程影响。也就是说，提供至可编程延迟器122的数字值122在校准过程中可以是恒定的，从而在校准过程中保持校正后的时钟信号118的占空比。校准逻辑906改变(例如，递增地改变)施加至校准DAC 908的值，直到比较器的输出改变(例如，从高到低或从低到高改变)。施加至校准DAC 908以导致比较器输出中的改变的值是校准值。

校准逻辑906的一些实施例可以施加逐次逼近技术来识别所述校准值。例如，假设施加至校准DAC 908的最小值导致负偏移和负的比较器输出，反之亦然，则用于所述校准值的逐次逼近搜索可以如下进行：

1)施加至校准DAC 908的值的最高有效位(MSB)被设置为1，并且该值的所有其它位被设置为零。

2)检查比较器112的输出。如果输出为正，则然后施加至校准DAC 908的值的MSB被设置为0，并且下一个最高有效位的值被设置为1。如果输出为负，则然后MSB的值被设置为1，并且下一个最高有效位的值也被设置为1。

3)校准以这种方式进行直到所有位都被设置。所产生的代码是所希望的DAC校准代码。

图10示出了根据多个不同实施例用于占空比校正的方法1000的流程图。虽然为了方便而顺序地被描绘，但是所示出的动作中的至少一些能够以不同的顺序执行和/或并行地执行。另外，一些实施例可以仅执行所示出的动作中的一些。在一些实施例中，能够在DCC电路100中实现方法600的至少一些操作以及本文所描述的其它操作。

在框1002中，用于测量占空比的电荷存储元件(电容器110)上的电压被复位至共同的预定电压。在DCC电路100中，响应于断言电荷泵108接收的复位信号，通过闭合电荷泵108中的开关206和208来实现复位。

在框1004中，这些电容器110在复位间隔期间已经复位，以准备在积分间隔期间累积这些电容器上的电荷。在积分间隔期间，通过电荷泵108接收时钟的多个周期。在由电荷泵108接收的每个时钟周期的高部分期间，电荷泵108将电流从恒流源202路由至这些电容器110中的第一电容器，以与所述时钟信号的高部分的持续时间成比例地改变存储在该电容器上的电荷。

在框1006中，在由电荷泵108接收的每个时钟周期的低部分期间，电荷泵108将电流从恒流源202路由至这些电容器110中的第二电容器，以与所述时钟信号的低部分的持续时间成比例地改变存储在该电容器上的电荷。

在框1008中，比较这些电容器110上的电压(例如，通过比较器112)。

在框1010中，基于这些电压中哪个是更大的调节数字值。例如，如果存储在这些电容器110中的第一电容器上的电压大于存储在这些电容器110中的第二电容器上的电压，则然后可以使所述数字值增加。类似地，如果存储在这些电容器110中的第一电容器上的电压小于存储在这些电容器110中的第二电容器上的电压，则然后可以使所述数字值降低。在DCC电路100中，校正控制逻辑114可以基于比较器112的输出调节所述数字值。

在框1012中，将所述数字值转换成模拟信号(例如，转换成DAC 116中的电压)。在一些实施例中，可以直接施加所述数字值以选择延迟的量，而不是转换成模拟信号。

在框1014中，施加所述模拟信号以设置时间延迟，并且施加所述时间延迟以延迟时钟信号。在DCC电路100中，可编程延迟器104施加所述模拟信号以延迟时钟信号124。在直接施加数字值的实施例中，可编程延迟器104施加基于数字值选择的延迟以延迟时钟信号124。

在框1016中，所延迟的时钟信号用于设置输出时钟信号(例如，校正后的时钟信号118)的占空比。

这些操作可以重复任何次数，以减少输出时钟信号的高部分和低部分之间的时间差。除了上面讨论的操作之外，可以执行如本文所公开的校准操作以减少DCC电路100中的偏移对输出时钟占空比的影响。

上述讨论旨在说明本发明的原理和多个不同实施例。一旦完全理解了上述公开，许多变化和修改对于本领域技术人员将变得明显。旨在将所附权利要求解释为涵盖所有这种变化和修改。