一种亚纳秒级数字延时脉冲发生装置及工作方法与流程

本发明涉及一种数字延时脉冲发生装置，尤其是一种亚纳秒级数字延时脉冲发生装置及工作方法。

背景技术：

亚纳秒级数字延时脉冲发生装置被广泛应用到激光打靶、分幅相机、激光诱导击穿光谱分析仪器、飞行时间二次离子质谱仪器和拉曼光谱仪器等诸多领域。该装置为整机关键部件提供精确的工作时序(输出晃动小于1ns)，延时装置的指标影响整个仪器的性能。

CN 103308492 B公开了《一种用于激光诱导击穿光谱的同步机》，利用电容充电原理、FPGA与niosII软核技术，着重实现了延时装置的基本功能，具有电路结构简单、体积小的优点。但仍有以下不足：1、该同步机各通道参数需要用示波器进行人工校准，校准误差大，步骤繁琐耗时长；2、充电电容在数字延时阶段，充电开关关闭，但由于电容有自放电现象，电容电压不能保持不变，影响延时精度；3、该同步机触发信号生成模块整理信号的时间，受信号电压影响，这将导致同步机的固有延时存在误差。

技术实现要素：

本发明的目的就在于针对上述现有技术的不足，提供一种亚纳秒级数字延时脉冲发生装置；

本发明的另一目的是提供一种亚纳秒级数字延时脉冲发生装置的工作方法。

本发明的目的是通过以下技术方案实现的：

一种亚纳秒级数字延时脉冲发生装置，包括触发信号生成模块2、温补晶振3、触摸屏7和通信模块8分别与FPGA模块4连接，FPGA模块4经斜坡电路模块5和输出驱动模块6与延时输出端口9连接组成，斜坡电路模块5经电容放电补偿模块10与FPGA模块4连接，输出驱动模块6与FPGA模块4连接构成。

触发信号生成模块2是由放大整形电路11经高速比较器13、FPGA模块4和D/A14与高速比较器13连接，电压跟随电路12经高速A/D15与FPGA模块4连接构成。

是由抖动补偿电路17分别经A通道数字延时18、B通道数字延时19、C通道数字延时20和D通道数字延时21与斜坡电路模块5连接，抖动补偿电路17与斜坡电路模块5连接，NIOSⅡ软核22经斜坡电路模块5、输出驱动模块6和自动校准单元23与NIOSⅡ软核22连接构成。

斜坡电路模块5包括T0通道斜坡电路24、A通道斜坡电路25、B通道斜坡电路26、C通道斜坡电路27和D通道斜坡电路28分别与输出驱动模块6连接。

输出驱动模块6包括T0通道输出驱动模块34、A通道输出驱动模块35、B通道输出驱动模块36、C通道输出驱动模块37和D通道输出驱动模块38与延时输出端口9中的T0、A、B、C、D输出端口对应连接。

一种亚纳秒级数字延时脉冲发生装置的工作方法，延时脉冲发生装置有外触发和自触发两种工作模式：

a、启动数字延时脉冲发生装置，通过触摸屏设置延迟时间，选择外触发工作模式，当检测到外部触发信号时，

b、首先，通过触发信号生成模块2对其进行整形；

c、其次，输出至FPGA模块，该模块利用斜坡电路模块5和温补晶振3生成延时时间，

d、然后，电容放电补偿模块10对充电电容进行补偿，再由输出驱动模块6提供输出信号的驱动能力和极性选择功能；

e、最终传递至输出端口；

f、选择自触发工作模式：

g、首先检查数字延时脉冲发生装置精度，如器件参数、工作环境发生变化，启动自动校准；

h、由FPGA模块4与温补晶振模块3完成数字延时；

i、数字延时完成后，向斜坡电路模块5发出启动信号，开始模拟延时；

j、模拟延时完成后，向驱动输出模块6发出启动信号，输出驱动模块6提供输出信号的驱动能力和极性选择功能。

有益效果：本发明考虑到元器件参数指标不能完全一致，本数字延时脉冲发生装置每个通道都有自己独自的配置参数。自触发模式具有自动一键校准功能，自动为每个通道校准到最优配置，解决人工校准误差大的问题。外触发模式具有电容自放电补偿功能，减小电容在数字延时阶段自放电对精度的影响，长时间延时精度高。触发信号生成模块对不同频率的触发信号调理时间相同，裁除冗余功能，提高关键技术指标。外触发模式输出晃动控制在0.8ns以内，自触发输出晃动控制在0.1ns以内，满足绝大多数仪器和领域的要求。电路结构简单，体积小、重量轻、功耗低、成本低、操作简单方便。

附图说明：

图1为一种亚纳秒级数字延时脉冲发生装置结构框图

图2为图1中触发信号生成模块2结构框图

图3为图1中FPGA模块4结构框图

图4为图1中斜坡电路模块5结构框图

图5为图1中斜坡电路原理图

图6为图1中输出驱动模块结构框图

图7为图1中电容放电补偿原理图

图8为图1中斜坡电路电容电压变化图

图9为自动校准单元原理图

1外部触发输入端口，2触发信号生成模块，3温补晶振，4FPGA模块，5斜坡电路模块，6输出驱动模块，7延时输出端口，8通信模块，9触摸屏，10电容放电补偿模块10，11放大整形电路，12电压跟随电路，13高速比较器，14D/A，15高速A/D，17抖动补偿电路，18A通道数字延时，19B通道数字延时，20C通道数字延时，21D通道数字延时，22NIOSⅡ软核，23自动校准单元，24T0通道斜坡电路，25A通道斜坡电路，26B通道斜坡电路，27C通道斜坡电路，28D通道斜坡电路，29恒流源电路，30充电/放电开关，31充电电容，32D/A，34T0通道输出驱动模块，35A通道输出驱动模块，36B通道输出驱动模块，37C通道输出驱动模块，38D通道输出驱动模块，39A/D，40电压跟随器。

具体实施方式：

下面结合附图和实施例作进一步的详细说明：

一种亚纳秒级数字延时脉冲发生装置，包括触发信号生成模块2、温补晶振3、触摸屏7和通信模块8分别与FPGA模块4连接，FPGA模块4经斜坡电路模块5和输出驱动模块6与延时输出端口9连接组成，斜坡电路模块5经电容放电补偿模块10与FPGA模块4连接，输出驱动模块6与FPGA模块4连接构成。

触发信号生成模块2是由放大整形电路11经高速比较器13、FPGA模块4和D/A14与高速比较器13连接，电压跟随电路12经高速A/D15与FPGA模块4连接构成。

是由抖动补偿电路17分别经A通道数字延时18、B通道数字延时19、C通道数字延时20和D通道数字延时21与斜坡电路模块5连接，抖动补偿电路17与斜坡电路模块5连接，NIOSⅡ软核22经斜坡电路模块5、输出驱动模块6和自动校准单元23与NIOSⅡ软核22连接构成。

斜坡电路模块5包括T0通道斜坡电路24、A通道斜坡电路25、B通道斜坡电路26、C通道斜坡电路27和D通道斜坡电路28分别与输出驱动模块6连接。

输出驱动模块6包括T0通道输出驱动模块34、A通道输出驱动模块35、B通道输出驱动模块36、C通道输出驱动模块37和D通道输出驱动模块38与延时输出端口9中的T0、A、B、C、D输出端口对应连接。

通信方式包括以太网(LAN)和串口(RS232)两种。

亚纳秒级数字延时脉冲发生装置也可去掉触摸屏，由装置中的通信模块与计算机相连，在计算机上获取或设置延时时间。

一种亚纳秒级数字延时脉冲发生装置的工作方法，延时脉冲发生装置有外触发和自触发两种工作模式：

a、启动数字延时脉冲发生装置，通过触摸屏设置延迟时间，选择外触发工作模式，当检测到外部触发信号时，

b、首先，通过触发信号生成模块2对其进行整形；

c、其次，输出至FPGA模块，该模块利用斜坡电路模块5和温补晶振3生成延时时间，

d、然后，电容放电补偿模块10对充电电容进行补偿，再由输出驱动模块6提供输出信号的驱动能力和极性选择功能；

e、最终传递至输出端口；

f、选择自触发工作模式：

g、首先检查数字延时脉冲发生装置精度，如器件参数、工作环境发生变化，启动自动校准；

h、由FPGA模块4与温补晶振模块3完成数字延时；

i、数字延时完成后，向斜坡电路模块5发出启动信号，开始模拟延时；

j、模拟延时完成后，向驱动输出模块6发出启动信号，输出驱动模块6提供输出信号的驱动能力和极性选择功能。

如图1所示，亚纳秒级数字延时脉冲发生装置由外部触发输入端口、触发信号生成模块、温补晶振、FPGA模块、斜坡电路模块、输出驱动模块、延时输出端口、通信模块、触摸屏和电容放电补偿模块等十个部分组成。

延时功能主要由三部分组成：固定延时、数字延时及模拟延时。固定延时是指电路生成时的固有延时；数字延时是指由数字芯片FPGA和和温补晶振产生的延时时间；模拟延时是指由斜坡电路产生的延时时间。由于模拟器件的差异等因素，不能保证每个同步机装置的固定延时完全相同，此时结合数字延时与模拟延时校准这一差异，确保T0端口与外部触发信号延时时间固定，为38ns。输出端口A、输出端口B、输出端口C和输出端口D相对于T0输出端口的延迟时间可编程设置，调节范围0-10s，步进0.1ns。

图2为触发信号生成模块2结构图：该模块由场效应管和和阻抗匹配电路构成的放大整形电路11、高速比较器13、电压跟随电路12、高速A/D15、D/A14组成，将外触发信号变换为符合LVCOMS电平(3.3V)的信号，输入FPGA模块4。外触发信号经放大整形电路11和高速比较器13的时间受触发信号电压的影响，高速A/D15采集触发信号电压传送至FPGA模块4，FPGA模块4根据触发电压的大小自动调整高速比较器D/A14的参考电压，使触发信号生成模块2的延时为固定值，不受触发信号电压影响，提高延时精度。

图3为FPGA模块4结构图：在外触发工作模式下，整形后的外触发信号16和温补晶振信号(100MHz)进入FPGA模块4内部的抖动补偿电路17，产生对数字延时和斜坡电路模块5的控制信号。数字延时电路处在FPGA芯片内部，包含四个通道的数字延时，每个通道的原理相同，都是以温补晶振作为时钟信号的计数器。在控制信号到来后，计数器以10ns为单位计量延迟时间，达到所需时间值即停止计数，输出计数停止指示信号。在自触发模式下，不需外部触发信号，直接由100MHz温补晶振产生的计数器完成数字延时。数字延时完成后，向斜坡电路模块发出启动信号，开始模拟延时。

图4为斜坡电路模块结构图：包含五个通道的斜坡电路，每个通道的原理相同，斜坡电路原理以图5为基础：恒流源电路29对电容充电，电容电压随时间呈线性变化，达到D/A所设置的电压值(即由FPGA模块4产生的控制信号)时，比较器反转，形成输出信号。电容充电电压在0.1V至3.1V范围内成线性变化，△V＝3.0V，充电时间50ns，当比较器输入端噪声电压幅度小于6mV时，延时时间精度可达到50ns/(3.0V/6mV)＝0.1ns。

FPGA模块中抖动补偿电路17：外部触发信号与温补晶振时钟信号上升沿之间的时间差是随机的，变化范围0-10ns，称为触发输入时间抖动。如果预设的总延迟时间小于50ns，只用斜坡电路即可满足延时要求，不需要数字延时，触发输入时间抖动不影响最终输出。如果预设的延迟时间大于50ns，需要进行抖动补偿：外部触发信号来到时，立即启动斜坡电路和数字延时电路，当数字延时计数到适当值(如20ns)，关闭斜坡电路，直至数字延时结束，再次打开斜坡电路，继续完成剩余部分延时。保证最终输出不受到触发输入时间抖动的影响。

输出驱动模块6提供输出信号的驱动能力和极性选择功能，以图6为基础。该模块完成输出端口的选择(A、B、C或D)以及触发极性的选择。该装置可由外部信号的上升沿或下降沿触发。

图7为电容放电补偿模块结构图，包括四个通道(A、B、C、D)的电容补偿电路，图8为斜坡电路模块5中的电容电压变化图。该模块用于测量充电电容31的放电系数，同时测出外部触发信号与温补晶振时钟上升沿之间的时间。充电、放电开关30关闭，但由于开关漏电流及PCB阻抗的存在，电容电压呈指数缓慢下降(如图8CD段)。通过测量数字延时两个时刻的充电电容31的电压，就可求出电容自放电系数。其公式如下：

其中，τ为充电电容自放电系数，T为A/D38两次采样时间间隔，y₁为A/D38第一次采样电压，y₂为A/D38第二次采样电压。根据τ值的大小，niosII软核22自动判断当前延时范围是否需要补偿，如果需要，则将电容在数字延时阶段下降的电压折合到模拟延时斜坡电路D/A32上，消除电容自放电带来的误差。

图9为自触发模式下自动校准功能原理图，以温补晶振产生的时钟为时间基准，T0的延时为时钟周期的整数倍。以A通道为例，T0通道发出固定时间间隔(假设100ns)的脉冲，同时设定A通道延时也为100ns，A通道的延时由数字延时X(假设90ns)和模拟延时Y(假设10ns)组成。在T0的上升沿检测A通道的电平，根据电平状态，nios II软核22调整斜坡电路的D/A32，从而使T0和A通道的上升沿无限逼近。模拟延时部分的充电系数k＝△V/△T(△V为电压差，△T＝10ns)就可准确得到，排除了元器件参数不同对充电系数的影响，nios II软核22自动将A通道的参数调整到最优。B、C、D通道与A通道原理相同。该功能巧妙利用FPGA的时序检测与niosII软核22的逻辑控制功能，不需要其他器件即可实现参数配置精确自动校准。

由于模拟器件存在差异，斜坡电路的电容31充电电压的线性度，以及电容充电的启动、关断的瞬态过程，会使延迟时间与D/A设定值偏离线性关系。所以对数字延时脉冲发生装置进行校准：测定延时时间0-50ns，步进0.5ns的修正值，作为校正数据表存储在FPGA模块的FLASH中，实际工作时，读出校正数值，纠正偏差，不必每次开机都要启动“一键校准”功能，做到“一机一参”。

通信模块8、触摸屏7等功能均由FPGA芯片内部的niosII软核22完成，其中通信模块的通信方式分为以太网(LAN)和串口(RS232)两种，触摸屏通过串口(RS232)与niosII软核连接。同时该单片机也负责实现同步机装置的整体逻辑控制。