一种防止电流倒灌的双向IO电路的制作方法

本发明属于集成电路技术领域，具体涉及一种防止电流倒灌的双向IO电路。

背景技术：

随着集成电路技术的大力发展，电子产品与工作、生活的联系越发紧密，单片机作为电子产品中控制各个组件的核心模块，其端口常常需要跟不同电源电压的芯片端口进行通讯。

现有的IO输出端电路通常如图1中实线所示。当此IO处于输入模式时，此时内部控制信号会将V_A置高(即为V_DD)，将V_B置低，目的是将PMOS、NMOS关断，以防止晶体管导通形成倒灌电流。由于PMOS管的源极、衬底、栅极均为V_DD，则此PMOS管可以等效为一个二极管，且输入端V_OUT接二极管正相端，V_DD接二极管负相端，等效二极管如图1中虚线D_PAR所示。

当电路处于正常输入模式时，输入信号V_OUT的电压小于或者等于V_DD，即此时等效二极管的正相端电压V_OUT小于或等于其反相端电压V_DD，因此二极管不导通，则PMOS不会有漏电，电路可以有效关断；

然而当电路处于高压输入模式时，V_OUT的电压大于V_DD，此时等效二极管的正相端电压V_OUT大于反相端电压V_DD，当V_OUT的电压比V_DD大超过一个正偏二极管的导通电压(通常为0.7V)时，等效二极管导通，电流会从输入端V_OUT流经PMOS，最后倒灌到芯片的电源电压V_DD上，如果PMOS的尺寸过大，可能导致芯片因电流过大而发烫，甚至烧毁等情况。

技术实现要素：

有鉴于此，本发明的主要目的在于提供一种防止电流倒灌的双向IO电路，能够防止电流倒灌，避免PMOS管发烫甚至烧毁的情况。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供一种防止电流倒灌的双向IO电路，包括双向IO模块，衬底电压偏置模块以及栅极电压偏置模块；

所述衬底电压偏置模块，与双向IO模块连接，用于通过输出信号控制双向IO模块内PMOS管的导通情况；

所述栅极电压偏置模块，分别与双向IO模块、衬底电压偏置模块连接，用于通过输出信号控制双向IO模块内PMOS管的导通情况和衬底电压偏置模块内PMOS管的导通情况。

上述方案中，所述双向IO模块包括PMOS驱动管M_P1、NMOS驱动管M_N1、PMOS上拉管M_PU及缓冲器I₁；所述PMOS驱动管M_P1的源极接V_DD，栅极接V_PM，漏极接V_OUT，衬底接V_BULK；所述NMOS驱动管M_N1的漏极接V_OUT，栅极接V_NDRV，源极、衬底均接到地；所述上拉管M_PU的源极接电源电压V_DD，栅极接V_PUB，衬底接V_BULK，漏极接V_OUT；所述的缓冲器I₁的输入端接V_OUT，输出端接V_IN。

上述方案中，所述衬底电压偏置模块包括两个PMOS管M_P2、M_P3；所述PMOS管M_P2的源极接V_DD，栅极接V_CTL，漏极、衬底都接到V_BULK；所述PMOS管M_P3的源极、衬底都接到V_BULK，栅极接V_DD，漏极接V_OUT。

上述方案中，所述栅极电压偏置模块包括五个PMOS管M_P4、M_P5、M_P6、M_P7、M_P8以及三个NMOS管M_N2、M_N3、M_N4；所述PMOS管M_P4的源极接V_PM，栅极接V_DD，漏极接V_OUT，衬底接V_BULK；所述M_P5的栅极接V_OE，漏极接V_OUT，衬底接V_BULK，源极接V_CTL；所述M_P6的漏极接V_PUB，衬底接V_BULK，源极接V_OUT，栅极接V_DD；所述M_P7的源极V_PDRV，栅极接V_CTL，衬底接V_BULK，漏极接V_PM；所述M_P8的源极接V_PULLB，栅极接V_CTL，漏极接V_PUB，衬底接V_BULK；所述NMOS管M_N2的漏极接V_CTL，栅极接V_OE，源极、衬底都接地，所述NMOS管M_N3的漏极接V_PDRV，栅极接V_DD，源极接V_PM，衬底接地；所述M_N4的漏极接V_PULLB，栅极接V_DD，源极接V_PUB，衬底接地。

上述方案中，所述双向IO模块输入信号为V_PM、V_BULK、V_NDRV、V_DD、V_OUT，的输出电压为V_IN。

上述方案中，所述衬底电压偏置模块的输入信号为V_CTL、V_DD、V_OUT，输出电压为V_BULK。

上述方案中，所述栅极电压偏置模块的输入信号为V_PDRV、V_OE、V_PULLB、V_BULK、V_DD、V_OUT,输出电压为V_PM、V_CTL、V_PU。

与现有技术相比，本发明通过所述栅极电压偏置模块通过输出控制衬底电压偏置模块内PMOS管的导通情况，进而控制衬底电压偏置模块的输出；所述栅极电压偏置模块和衬底电压偏置模块共同控制双向IO模块内PMOS管的导通情况，实现防止电流倒灌。

附图说明

图1是现有的输出驱动管的电路；

图2是本发明实施例提供一种防止电流倒灌的双向IO电路的电路图；

图3是本发明实施例提供一种防止电流倒灌的双向IO电路中衬底电压偏置模块的电路图；

图4是本发明实施例提供一种防止电流倒灌的双向IO电路中栅极电压偏置模块的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供一种防止电流倒灌的双向IO电路，如图2所示，包括双向IO模块101，衬底电压偏置模块102以及栅极电压偏置模块103。

所述衬底电压偏置模块102，与双向IO模块101连接，用于控制双向IO模块101内PMOS管的导通情况。

所述栅极电压偏置模块103，分别与双向IO模块101、衬底电压偏置模块102连接，用于控制双向IO模块101内PMOS管的导通情况和衬底电压偏置模块102内PMOS管的导通情况。

所述双向IO模块101输入信号为V_PM、V_BULK、V_NDRV、V_DD、V_OUT，的输出电压为V_IN；所述衬底电压偏置模块102的输入信号为V_CTL、V_DD、V_OUT，输出电压为V_BULK；所述栅极电压偏置模块103的输入信号为V_PDRV、V_OE、V_PULLB、V_BULK、V_DD、V_OUT,输出电压为V_PM、V_CTL、V_PUB；其特征在于双向IO电路的输入信号为V_PM、V_BULK、V_NDRV、V_DD、V_OUT。

如图2所示，所述双向IO模块101包括PMOS驱动管M_P1、NMOS驱动管M_N1、PMOS上拉管M_PU及缓冲器I₁；所述PMOS驱动管M_P1的源极接V_DD，栅极接V_PM，漏极接V_OUT，衬底接V_BULK；所述NMOS驱动管M_N1的漏极接V_OUT，栅极接V_NDRV，源极、衬底均接到地；所述上拉管M_PU的源极接电源电压V_DD，栅极接V_PUB，衬底接V_BULK，漏极接V_OUT；所述的缓冲器I₁的输入端接V_OUT，输出端接V_IN。

如图3所示，所述衬底电压偏置模块102包括两个PMOS管M_P2、M_P3；所述PMOS管M_P2的源极接V_DD，栅极接V_CTL，漏极、衬底都接到V_BULK；所述PMOS管M_P3的源极、衬底都接到V_BULK，栅极接V_DD，漏极接V_OUT。

如图4所示，所述栅极电压偏置模块103包括五个PMOS管M_P4、M_P5、M_P6、M_P7、M_P8以及三个NMOS管M_N2、M_N3、M_N4；所述PMOS管M_P4的源极接V_PM，栅极接V_DD，漏极接V_OUT，衬底接V_BULK；所述M_P5的栅极接V_OE，漏极接V_OUT，衬底接V_BULK，源极接V_CTL；所述M_P6的漏极接V_PUB，衬底接V_BULK，源极接V_OUT，栅极接V_DD；所述M_P7的源极V_PDRV，栅极接V_CTL，衬底接V_BULK，漏极接V_PM；所述M_P8的源极接V_PULLB，栅极接V_CTL，漏极接V_PUB，衬底接V_BULK；所述NMOS管M_N2的漏极接V_CTL，栅极接V_OE，源极、衬底都接地，所述NMOS管M_N3的漏极接V_PDRV，栅极接V_DD，源极接V_PM，衬底接地；所述M_N4的漏极接V_PULLB，栅极接V_DD，源极接V_PUB，衬底接地。

在正常输入模式下，即电源电压V_DD大于或等于输出端电压V_OUT，且上拉开启，因此有：V_DD>V_OUT，V_PDRV＝V_DD，V_NDRV＝0V，V_OE＝0V且V_PULLB＝0V。

如图2所示，所述NMOS驱动管M_N1的源极、衬底接地，栅极V_NDRV电压为0V，因此M_N1关闭，且M_N1等效为一个正相端接地，负相端接V_OUT的二极管电路，因此M_N1无漏电；所述PMOS驱动管M_P1的源极接电源电压V_DD，漏极接V_OUT，栅极电压V_PM由栅极电压偏置模块103输出，所述M_P1的衬底电压V_BULK由衬底电压偏置模块102输出；所述PMOS上拉管M_PU的源极接V_DD，漏极接V_OUT，所述M_PU的栅极电压V_PUB由栅极电压偏置模块103输出，衬底电压V_BULK由衬底电压偏置模块102输出，因此，M_P1、M_PU的导通情况由栅极电压偏置模块103、衬底电压偏置模块102的输出共同决定。

如图3所示，所述PMOS管M_P2的衬底、漏极接一起，源极接电源电压V_DD，因此，所述PMOS管M_P2等效为一个二极管，该二极管的正相端接电源电压V_DD，负相端接V_BULK；同理，所述PMOS管M_P3也等效为一个正相端接V_OUT，负相端接V_BULK的二极管。

当电源电压V_DD大于或者等于输出端电压V_OUT时，V_BULK等于V_DD-0.7V(V_DD减去一个二极管的正向导通压降，此时假定二极管的正向导通压降为0.7V，也可以为其它数值)，所述PMOS管M_P3管的栅极接V_DD，所以,PMOS管M_P3管会一直保持关断状态，所述PMOS管M_P2由于源极接V_DD，漏极、衬底接V_DD-0.7V，因此,所述PMOS管M_P2的导通情况取决于所述PMOS管M_P2的栅极电压V_CTL，而V_CTL由栅极电压偏置模块103输出；同时，所述衬底电压偏置模块102的输出电压V_BULK＝V_DD-0.7V(假设二极管正相导通压降为0.7V)。

如图4所示，所述PMOS管M_P5管的栅极接V_OE，源极接V_CTL，漏极接V_OUT，衬底接V_BULK；此时,V_OE为低，0<V_OUT<V_DD，V_BULK＝V_DD-0.7V，所以M_P5导通，当V_CTL等于V_OUT时，M_P5关断；所述PMOS管M_P7的源极电压V_PDRV＝V_DD，栅极电压V_CTL＝V_OUT，衬底电压V_BULK＝V_DD-0.7V，由于V_DD>V_OUT，M_P7导通，则M_P7的漏极V_PM电压等于其源极电压V_PDRV，即等于V_DD；同理，V_PUB等于V_PULLB，即等于0V(此时为M_N4导通)；M_P6的源极电压为V_OUT，M_P6的栅极电压为V_DD，M_P6的衬底电压为V_DD-0.7V，M_P6的漏极电压V_PUB为0V，因此M_P6无漏电；同理，M_P4的源极电压为V_DD，M_P4的栅极电压为V_DD，M_P4的衬底电压为V_DD-0.7V，M_P4的漏极电压为V_OUT，由于V_OUT<V_DD，因此M_P4无漏电；故，所述栅极电压偏置模块103无漏电，且输出的电压如下：V_CTL＝V_OUT，V_PM＝V_DD，V_PUB＝0V。

由于V_CTL＝V_OUT，如图3所示，M_P2的栅极接V_OUT，漏极、衬底均接的V_DD-0.7V，M_P2的源极接V_DD，此时M_P2导通，使其衬底电压V_BULK被拉高至V_DD，由于M_P2的源漏极电压差趋近于零，此时M_P2关闭，由于双向IO电路、衬底电压偏置电路、栅极电压偏置电路是一个整体，因此正常模式下，V_BULK最终会等于V_DD，即由衬底电压偏置模块102先送出V_BULK＝V_DD-0.7V，然后栅极电压偏置模块103再送出V_CTL＝V_OUT，V_CTL又会送回衬底电压偏置模块102，使V_BULK＝V_DD，M_P2关断完成。因此，在稳定状态是M_P2无漏电，所以衬底电压偏置模块102也无漏电，且V_BULK＝V_DD。

如图2所示，所述PMOS驱动管M_P1的源极接电源电压V_DD，栅极接电压V_PM＝V_DD，漏极接V_OUT，衬底接电压V_BULK＝V_DD，因此M_P1的源极、栅极、衬底均接到V_DD，M_P1等效为一个正相端接V_OUT，负相端接V_DD的二极管，由于V_OUT<V_DD，因此M_P1关断；同理，所述PMOS上拉管M_PU的源极接V_DD，栅极接电压V_PUB＝0V，漏极接V_OUT，衬底接V_BULK＝V_DD，因此，M_PU导通，V_OUT会被拉高至V_DD；当V_OUT拉高至V_DD，M_PU关断，所以在稳定状态下，所述双向IO模块101无漏电。

综上，在正常输入模式下，本发明能够实现无漏电。

在高压输入模式下，即电源电压V_DD小于电压V_OUT，且上拉开启，因此有：V_DD<V_OUT，V_PDRV＝V_DD，V_NDRV＝0V，V_OE＝0V且V_PULLB＝0V。

如图2所示，与正常输入模式相同，所述NMOS驱动管M_N1的栅极、源极及衬底均接地，因此M_N1关闭，且即使V_OUT大于V_DD也不会有漏电；所述PMOS驱动管M_P1的源极接V_DD，漏极接V_OUT，栅极电压V_PM、衬底电压V_BULK分别来自栅极电压偏置模块103及衬底电压偏置模块102的输出；

如图3所示，当V_OUT>V_DD时，由于M_P3的漏极接V_OUT，栅极接V_DD，因此，衬底电压V_BULK被拉高至V_OUT，即V_BULK＝V_OUT，此时M_P3关断，而M_P2的栅极电压V_CTL由栅极电压偏置模块103输出；

如图4所示，所述PMOS管M_P5的栅极接V_OE，源极接V_CTL，漏极接V_OUT，衬底接V_BULK；此时，V_OE＝0V，V_BULK＝V_OUT>V_DD，M_P5导通，V_CTL被拉高到接近V_OUT，当V_CTL＝V_OUT时，M_P5关断；由于M_P4的漏极接V_OUT，衬底电压V_BULK＝V_OUT，栅极接V_DD，由于V_OUT>V_DD，因此M_P4导通，当V_PM＝V_OUT时，M_P4关断；同理，V_PUB＝V_OUT，且M_P6关断；所述M_P7的源极电压V_PDRV＝V_DD，栅极接V_CTL＝V_OUT，漏极接V_PM＝V_OUT，衬底接V_BULK＝V_OUT，即M_P7的栅极、漏极、衬底均接V_OUT，M_P7等效为一个正相端接V_DD，负相端接V_OUT的二极管，由于V_OUT>V_DD，二极管关断，则M_P7关断；同理M_P8等效为一个正相端接V_DD，负相端接V_OUT的二极管，因此M_P8关断；因此，所述栅极电压偏置模块103无漏电产生，且其输出电压的情况如下：V_PM＝V_OUT；V_CTL＝V_OUT；V_PUB＝V_OUT。

如图3所示，V_CTL＝V_OUT，则M_P2的栅极、漏极、衬底均接到V_OUT，M_P2等效为一个正相端接V_DD，负相端接V_OUT的二极管，由于V_OUT>V_DD，因此，M_P2管关断。

如图2所示，V_PM＝V_OUT，V_BULK＝V_OUT，同理，M_P1也相当于正相端接V_DD，负相端接V_OUT的二极管，由于V_OUT>V_DD，因此，M_P1关断；V_PUB＝V_OUT，V_BULK＝V_OUT，M_PU与M_P1原理相同，则M_PU关断。

综上所述，本发明在高压下，能够有效的防止驱动管的电流倒灌。

在正常的输出模式下(假设输出电平为低)，则上拉关闭，因此有：V_DD>V_OUT，V_OE＝V_DD，V_PDRV＝V_NDRV＝V_DD，V_PULLB＝V_DD。

如图2所示，M_N1的栅极接电压V_NDRV＝V_DD，M_N1的源极、衬底接地，M_N1导通，V_OUT＝0V，M_P1、M_PU的导通情况取决于衬底电压偏置模块102和栅极电压偏置模块103的输出电压值；

如图3所示，V_BULK＝V_DD-0.7V，M_P2管的导通情况取决于栅极电压偏置模块103；

如图4所示，M_N2的源极、衬底接地，栅极电压V_OE＝V_DD，因此M_N2导通，当V_CTL＝0V，M_N2关断，M_P7的源极电压V_PDRV＝V_DD，M_P7的衬底电压V_BULK＝V_DD-0.7V，栅极电压为V_CTL＝0V，因此，M_P7导通，V_PM电压等于V_PDRV＝V_DD，即V_PM＝V_DD；同理，M_P8导通，V_PUB＝V_DD；

如图3所示，V_CTL＝0V，则M_P2导通，V_BULK被拉高至V_DD，然后M_P2关断，则V_BULK＝V_DD；

如图2中虚线框所示，V_PM＝V_DD，V_BULK＝V_DD，则M_P1等效为一个正相端接V_OUT，负相端接V_DD的二极管，由于V_OUT＝0V<V_DD，因此M_P1断，M_P1无漏电；V_PUB＝V_DD，V_BULK＝V_DD，因此M_PU同样等效为一个二极管，与M_P1相似的，M_PU关断，M_PU无漏电。

综上所述，正常输出模式下，输出电平为低电平时，该电路不会有倒灌电流的情况。

在正常输出模式，输出电平为高电平的情况与输出电平为低的情况，现象及原理相似，在此不再复述。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。