一种折叠率为3的折叠内插型模数转换器及其纠错方法与流程

文档序号:11146760
一种折叠率为3的折叠内插型模数转换器及其纠错方法与制造工艺

本发明涉及集成电路模数转换器设计技术领域,特别涉及一种折叠率为3的折叠内插型模数转换器及其纠错方法。



背景技术:

折叠内插型模数转换器(模数转换器)一般由粗量化和细量化两部分量化组成。为了实现高精度的分辨率,大多采用多级折叠结构,使每一级的折叠率不会过高,降低对折叠电路增益的要求。折叠内插的原理是将量化区间折叠成多个小的区间,然后将折叠信号输入到比较器中,能够有效减小比较器的数量,同时为了减少折叠放大器的数目,于是引入内插技术将相邻的折叠信号输入内插网络,从而得到一组新的折叠曲线,这些曲线的过零点就对应着所有的量化电平。因此,折叠内插型模数转换器的数字编码需要将过零点的信息转化为二进制编码,这就要求过零点具有足够的准确性。而对于多级折叠电路来说,如果要求每一级的过零点都达到足够的准确程度显然对于折叠电路的要求过高,因此,需要数字编码逻辑本身具有一定的自我纠错能力,即使编码逻辑有一定程度的容忍度。



技术实现要素:

(一)要解决的技术问题

有鉴于此,本发明的目的在于提供一种应用于折叠率为3的折叠内插型模数转换器及其纠错方法,使得数字编码自身在一定的误差范围内都能够进行正确的自我校正。

(二)技术方案

本发明提供一种折叠率为3的折叠内插型模数转换器,该折叠内插型模数转换器包括依信号流依次连接的电阻参考网络,折叠放大电路,比较器阵列,数据同步单元,纠错逻辑电路和二进制编码电路,所述折叠放大电路包括依信号流依次连接的第0级预放大电路,第1级折叠率为3的折叠内插电路,……,以及第M级折叠率为3的折叠内插电路,其中M为自然数,所述比较器阵列包含有多个并行连接的量化比较器,其特征在于,

所述比较器阵列还包含有M个冗余比较器,所述第1至第M级折叠率为3的折叠内插电路分别连接一个冗余比较器,连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息,连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息,该折叠内插型模数转换器利用每一级的冗余信息和量化信息,由下一级电路向上一级电路逐级进行纠错。

其中,在所述折叠放大电路中,

所述第0级预放大电路包括预放大器阵列和电阻插值平均网络,该预放大器阵列将接收自外部的输入信号与来自所述电阻参考网络的参考电压之间的差值进行放大后送入该电阻插值平均网络,该电阻插值平均网络对该放大后的差值信号进行插值平均处理后,将得到的预放大曲线送入第1级折叠率为3的折叠内插电路和所述比较器阵列中连接于该电阻插值平均网络的量化比较器;

所述第1~M级折叠率为3的折叠内插电路的每一级电路均包括预放大器阵列、折叠率为3的折叠电路和内插率为3的内插网络,预放大器阵列接收上一级电路的输出信号,对其进行放大,补偿前级折叠电路和内插网络对电路信号带来的幅度降低,将得到的折叠曲线输入到该级折叠率为3的折叠电路中;折叠率为3的折叠电路将每三组折叠曲线折叠成一条折叠率为原来3倍的折叠曲线,曲线数目减少为原来的1/3,然后进入内插率为3的内插网络,使曲线数目重新和之前数目一致,从而产生下一级折叠率为3的折叠内插电路所需要的折叠曲线,并且内插率为3的内插网络产生的折叠曲线中的若干条会同时送入所述比较器阵列中连接于该级电路的量化比较器及冗余比较器。

其中,所述比较器阵列,包括多个量化比较器和M个冗余比较器,接收所述折叠放大电路输出的折叠曲线,判断折叠曲线的电平是否大于0,如果是,则向数据同步单元输出状态为1;否则,向数据同步单元输出状态为0;

其中,所述比较器阵列输出状态为0或1,采用循环温度计编码的编码方式,当某一级有3个比较器时,状态为000、001、011、111、110、100共6种状态;当某一级有2个比较器时,状态为00、01、11共3种状态。

其中,某一级3个比较器的状态变化为000→001→011和111→110→100,默认三进制中的中间状态001和110不会产生错码。

其中,第N+1级状态变化3次,第N级状态变化1次;当第N+1级的状态为000或001或011时,第N级的正确状态为000、011、110其中之一;当N+1级的状态为111或110或100时,第N级的正确状态为001、111、100其中之一。

其中,当第N+1级的状态为000或011时,第N级错误状态为001、111、100其中之一;当第N+1级的状态为111或100时,第N级错误状态为000、011、110其中之一。

其中,错码产生在第N+1级和第N级状态同时转换的时刻;当第N+1级由状态A转换到下一状态B,同时第N级状态由C转换到下一状态D,在转换过程中发生错误;当第N+1级状态为A时,第N级状态应为C,如果第N级提前转换为D状态,则第N级状态超前,第N级向上一个状态校正;当第N+1级状态为B时,第N级状态应为D,如果第N级状态仍然为A,则第N级状态滞后,滞后情况下,第N级向下一个状态校正。

其中,所述数据同步单元,对接收自比较器阵列的输出信号进行时钟延时数据同步,将同步后的结果输出至纠错逻辑电路;

所述纠错逻辑电路,接收数据同步单元进行数据同步的信号后,由最后一级比较器的结果开始,逐级地向上一级进行纠错校正;每一级比较器,包括冗余比较器和量化比较器,输入为折叠曲线,折叠曲线电平大于0,比较器输出状态为1,折叠曲线电平小于0,比较器输出状态为0,折叠曲线电平随时间连续变化,则比较器的状态随时间1或0变化,折叠曲线的过零点对应于比较器状态变化的时刻,并且上一级所有折叠曲线的过零点为下一级冗余比较器输入的折叠曲线的过零点;以最后一级冗余比较器输入的折叠曲线为标准,可以确定上一级所有折叠曲线随时间的变化,从而确定上一级比较器的输出状态,即可以根据最后一级比较器的结果开始,逐级地向上一级进行纠错校正;

所述二进制编码电路,接收经过纠错逻辑电路纠错后的编码,进行最后的数据转化,将每一级的循环温度计编码转化为最终所需要的二进制量化编码。

本发明的另一方面,提供了一种应用所述的折叠率为3的折叠内插型模数转换器进行纠错的方法,包括以下步骤:

S1、根据最后一级比较器的结果,确定上一级比较器的结果,折叠曲线的过零点对应于与之相连的比较器状态在0和1之间变化的时刻,并且上一级所有比较器输入的折叠曲线的过零点为下一级冗余比较器输入的折叠曲线的过零点;以最后一级冗余比较器输入的折叠曲线为标准,可以确定上一级所有折叠曲线随时间的变化,从而确定上一级比较器的输出状态;

S2、由最后一级向上一级逐级纠错,错码产生在第N+1级和第N级状态同时转换的时刻;当第N+1级由状态A转换到下一状态B,同时第N级状态由C转换到下一状态D,在转换过程中发生错误;当第N+1级状态为A时,第N级状态应为C,如果第N级提前转换为D状态,则第N级状态超前,第N级向上一个状态校正;当第N+1级状态为B时,第N级状态应为D,如果第N级状态仍然为A,则第N级状态滞后,滞后情况下,第N级向下一个状态校正。

(三)有益效果

本发明提供的一种应用于折叠率为3的折叠内插型模数转换器及其纠错方法,其积极效果为:通过加入冗余比较器,有效的起到了对数字编码进行纠错校正的作用,使得对折叠放大电路部分的要求可以有所降低,增强了编码逻辑对电路的容忍度。

附图说明

图1是本发明提供的折叠率为3的折叠内插型模数转换器的结构示意图;

图2是本发明的一个实施例的具有折叠率为3的折叠内插型模数转换器的纠错方法架构图;

图3是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的纠错方法的基本逻辑流程图;

图4是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的前4级量化折叠曲线图;

图5是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的纠错方法在输入加正弦波情况下纠错和未纠错输出曲线对比。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本发明作进一步的详细说明。

本发明的目的是提供一种折叠率为3的折叠内插型模数转换器及其纠错方法。其中,连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息,连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息,该折叠内插型模数转换器利用每一级的冗余信息和量化信息,由下一级电路向上一级电路逐级进行纠错,从而获得准确的数字编码。

如图1所示,图1是本发明提供的折叠率为3的折叠内插型模数转换器的结构示意图,该折叠内插型模数转换器包括依信号流依次连接的电阻参考网络1,折叠放大电路2,比较器阵列3,数据同步单元4,纠错逻辑电路5和二进制编码电路6,折叠放大电路2包括依信号流依次连接的第0级预放大电路,第1级折叠率为3的折叠内插电路,……,以及第M级折叠率为3的折叠内插电路,其中M为自然数;比较器阵列3包含有多个并行连接的量化比较器,其中,比较器阵列3还包含有M个冗余比较器,所述第1至第M级折叠率为3的折叠内插电路分别连接一个冗余比较器,连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息,连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息,该折叠内插型模数转换器利用每一级的冗余信息和量化信息,由下一级电路向上一级电路逐级进行纠错。

其中,第0级预放大电路包括预放大器阵列和电阻插值平均网络,该预放大器阵列将接收自外部的输入信号与来自所述电阻参考网络的参考电压之间的差值进行放大后送入该电阻插值平均网络,该电阻插值平均网络对该放大后的差值信号进行插值平均处理后,将得到的预放大曲线送入第1级折叠率为3的折叠内插电路和比较器阵列中连接于该电阻插值平均网络的量化比较器;

其中,第1~M级折叠率为3的折叠内插电路的每一级电路均包括预放大器阵列、折叠率为3的折叠电路和内插率为3的内插网络,预放大器阵列接收上一级电路的输出信号,对其进行放大,补偿前级折叠电路和内插网络对电路信号带来的幅度降低,将得到的折叠曲线输入到该级折叠率为3的折叠电路中;折叠率为3的折叠电路将每三组折叠曲线折叠成一条折叠率为原来3倍的折叠曲线,曲线数目减少为原来的1/3,然后进入内插率为3的内插网络,使曲线数目重新和之前数目一致,从而产生下一级折叠率为3的折叠内插电路所需要的折叠曲线,并且内插率为3的内插网络产生的折叠曲线中的若干条会同时送入所述比较器阵列中连接于该级电路的量化比较器及冗余比较器;

其中,比较器阵列,包括多个量化比较器和M个冗余比较器,接收所述折叠放大电路输出的折叠曲线,判断折叠曲线的电平是否大于0,如果是,则向数据同步单元输出状态为1;否则,向数据同步单元输出状态为0;

其中,数据同步单元,对接收自比较器阵列的输出信号进行时钟延时数据同步,将同步后的结果输出至纠错逻辑电路;

其中,纠错逻辑电路,接收数据同步单元进行数据同步的信号后,由最后一级比较器的结果开始,逐级地向上一级进行纠错校正;每一级比较器,包括冗余比较器和量化比较器,输入为折叠曲线,折叠曲线电平大于0,比较器输出状态为1,折叠曲线电平小于0,比较器输出状态为0,折叠曲线电平随时间连续变化,则比较器的状态随时间1或0变化,折叠曲线的过零点对应于比较器状态变化的时刻,并且上一级所有折叠曲线的过零点为下一级冗余比较器输入的折叠曲线的过零点;以最后一级冗余比较器输入的折叠曲线为标准,可以确定上一级所有折叠曲线随时间的变化,从而确定上一级比较器的输出状态,即可以根据最后一级比较器的结果开始,逐级地向上一级进行纠错校正;

其中,二进制编码电路,接收经过纠错逻辑电路纠错后的编码,进行最后的数据转化,将每一级的循环温度计编码转化为最终所需要的二进制量化编码。

图2是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的纠错方法架构图。图2是一种由六级流水线组成的折叠率为3的折叠内插——流水线型模数转换器,量化位数为12bit。输入信号首先和电阻参考网络的参考电压同时输入到stage0的27个预放大器,将输入信号在靠近电阻参考网络产生的27个参考电平附近的电压分别进行放大,放大后的27组曲线输入到Stage1中,经过折叠率为3的折叠电路后变为9组曲线,每组曲线有3个过零点,再经过内插率为3的内插网络重新变为27组曲线输入到Stage2中,经过折叠率为3的折叠电路后变为9组曲线,每组曲线有32个过零点,再经过内插率为3的内插网络重新变为27组曲线用于下一级输入,这样依次从Stage1传输到Stage6,每一级的折叠率和内插率均为3,信号经过Stage6的折叠电路后的9组折叠曲线都会产生36个过零点,然后将这九组曲线分别接到9个比较器,当电平大于0时,比较器输出状态为1,当电平小于等于0时,比较器输出状态为0。这样就将整个参考电压的范围平均分成了38份,足够满足12bit即4096的量化精度要求,26个比较器的输出需要经过不同数目的锁存器延时来进行数据同步后,因为每一级之间相差半个周期,所以相邻级间的锁存器数目相差1,之后再输入到二进制编码电路中,得到最后所需的12bit二进制数。

图3是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的纠错方法的基本逻辑流程图。stage0的两个比较器COMP1,COMP2分别对应地接到第9条和第18条预放大曲线,Stage1-Stage5每一级的三个比较器COMP1,COMP2,COMP3分别对应地接到第9条,第18条和第27条折叠曲线,其中第3个比较器COMP3为冗余比较器,Stage6接9个比较器,其中8个比较器为量化比较器,将折叠曲线平分为九份,因此分别连接到第3、6、9、12、15、18、21、24条折叠曲线,剩下一个冗余比较器接到第27条曲线。进行纠错时,将所有比较器输出的结果进行数据同步后,全部输入到纠错逻辑电路;对最后一级比较器进行校准,以最后一级比较器状态为准,下一级状态超前时,向上一个状态校正;下一级状态滞后时,向下一个状态校正。

图4是本发明的一个实施例的折叠率为3的折叠内插型模数转换器的前4级量化折叠曲线图。图4给出了Stage0~Stage3的折叠曲线图,可以看出第N+1级中总会有一条折叠曲线的所有过零点对应第N级的三条折叠曲线的所有过零点,这条折叠曲线所接比较器为冗余比较器。

具体纠错流程如下:当施加一个输入信号进入模数转换器内部时,由模数转换器的结构图可知,首先进入到Stage0,Stage0的预放大器阵列由27组预放大器组成,输入信号与27个参考电平进行比较产生27组预放大曲线,将两个比较器分别接到第9条和第17条预放大曲线,将量化范围粗量化为3个部分。

之后,依次通过Stage1-Stage5这总共5级折叠率均为3的折叠放大电路,每一级接3个比较器,分别接到每一级输出的第9、第18和第27条折叠曲线,然而实际上完成的是1.5bit量化,即将折叠曲线平分为三份的是其中两个比较器,另外一个作为冗余比较器,其中,连接第9条输出曲线和第18条输出曲线的为量化比较器,连接第27条输出曲线的为冗余比较器。

然后,进入到折叠放大电路的最后一级Stage6,同样为折叠率为3的折叠放大电路,但是为了完成12bit精度的量化,需要在最后一级接9个比较器,以此产生36×9=6561个过零点。同理,其中8个比较器为量化比较器,将折叠曲线平分为九份,因此分别连接到第3、6、9、12、15、18、21、24条折叠曲线,剩下一个冗余比较器同样接到第27条曲线。

信号经过整个折叠放大电路后,将Stage0~Stage6所接的总共26个比较器的结果经过时钟延时进行数据同步后,全部输入到纠错逻辑电路中,由Stage6的比较器结果开始,逐级地向上一级进行纠错校正,最终输入到二进制编码电路进行最后的数据转化。

纠错逻辑电路的具体设计思路为:纠错逻辑电路,接收数据同步单元进行数据同步的信号后,由最后一级比较器的结果开始,逐级地向上一级进行纠错校正;每一级比较器,包括冗余比较器和量化比较器,输入为折叠曲线,折叠曲线电平大于0,比较器输出状态为1,折叠曲线电平小于0,比较器输出状态为0,折叠曲线电平随时间连续变化,则比较器的状态随时间1或0变化,折叠曲线的过零点对应于比较器状态变化的时刻,并且上一级所有折叠曲线的过零点为下一级冗余比较器输入的折叠曲线的过零点;以最后一级冗余比较器输入的折叠曲线为标准,可以确定上一级所有折叠曲线随时间的变化,从而确定上一级比较器的输出状态,即可以根据最后一级比较器的结果开始,逐级地向上一级进行纠错校正。首先假设在输入端输入的是一个在量程内的满幅度的缓慢增加的斜坡信号,初始状态下所有比较器的状态都是0,因为采用的是循环温度计编码的编码方式,并且每一级折叠率为3,相当于每一级的量化为三进制(第六级只考虑三个比较器的情况时也是如此),则Stage1-Stage6状态的变化如下表所示(其中Stage6取连接第9,、18、27三条曲线的比较器作为COMP1,COMP2,COMP3):

从表中可以看出,从状态1开始时,当第N+1级状态变化3次,第N级状态变化1次,即当N+1级的状态为000、001、011时,第N级必为000、011、110其中之一,当N+1级的状态为111、110、100时,第N级状态必为001、111、100其中之一。最重要的是,第N级状态发生改变的时刻对应着第N+1级中COMP3状态的改变,即COMP3的过零点对应第N级所有曲线的过零点,这一点也可以从图3给出的各级折叠曲线中看出。因为是以最后一级的过零点为准,所以可以以第N+1级比较器的输出纠正第N级的比较器输出,逐级向上纠错,同时纠错是建立在一定准确性的基础上,因此我们只认为错码只会产生在第N+1级和第N级同时转换状态的时刻,即第N级状态的变化滞后或超前于第N+1级。由于错码产生在第N+1级和第N级状态同时转换的时刻;当第N+1级由状态A转换到下一状态B,同时第N级状态由C转换到下一状态D,在转换过程中发生错误;当第N+1级状态为A时,第N级状态应为C,如果第N级提前转换为D状态,则第N级状态超前,第N级向上一个状态校正;当第N+1级状态为B时,第N级状态应为D,如果第N级状态仍然为A,则第N级状态滞后,滞后情况下,第N级向下一个状态校正。在这个基础上我们默认三进制中的中间状态001和110,即上表中的状态2和状态5不会产生错码,因此纠错的情况共有12种。下表给出了需要进行纠错的所有可能情况:

情况1、2、3、7、8、9为第N级滞后的情况,因此将第N级的状态向下一个状态校正;情况4、5、6、10、11、12为第N级超前的情况,因此将第N级的状态向上一个状态校正。同理,对于Stage0而言,虽然只有两个比较器,但也可以用同样的方式将Stage0和Stage1的状态对应起来,如下表所示:

按照之前的纠错逻辑进行设计,由Stage1的比较器结果对其进行纠错,由于状态变化达到总共有4种情况需要纠错,每种情况对应一种状态,纠错方式如下表:

其中情况1和情况3为Stage0比较器输出超前情况,情况2和情况4为Stage0比较器输出滞后情况。

图5的两条曲线分别为在输入加正弦波的情况下未采用纠错方法和加入了纠错方法的量化曲线(cal为纠错,nocal为未纠错),可以看出,本发明的纠错方法有效地提供了校正能力,增强了对电路的容忍度。

以上所述的具体实施例,对本发明的目的、技术方案和有益效果进行了进一步详细说明,应理解的是,以上所述仅为本发明的具体实施例而已,并不用于限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

再多了解一些
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