一种可编程控制熔断电路的制作方法

本实用新型涉及数模混合集成电路设计领域，更具体地说，涉及一种可编程控制熔断电路。

背景技术：

在芯片制造过程中，受工艺偏差、电路失配以及芯片生产批次不同等因素的影响，生产芯片的参数与设计仿真的期望值有很大偏差。这给对参数要求较高的模拟电路设计带来了很大的困难。因此，设计者在设计电路时，会在芯片中加入修调电路。芯片经工艺线制造后，首先需要对芯片进行测试，对不符合电路要求的参数利用修调电路进行一次永久性编程，完成对电路的参数调整，使电路参数更接近预设值，从而符合设计要求。

保险丝主要有三种：以大电流融断的金属熔线和多晶硅熔线，或者以激光熔断的金属熔线。保险丝为电子产品中的关键性组件，提供可调整的电阻和电容特性，或用于集成电路中。

其中，以激光熔断的金属熔线实在封装之前熔断的，由于封装产生的应力会对校正后的参数产生影响，所以当需要校正的参数精度要求比较高时，就需要在封装之后熔断。

在传统的CP测试中，由于是在封装前Trim，这样会需要额外增加Trim Pad，就增大了电路的面积；而在封装后FT测试中，只需要使用占电路面积很小的芯片管脚，就可以Trim，减小了电路的面积，大大的降低了成本。

技术实现要素：

本实用新型提供一种可编程控制熔断电路，使用到了端口复用，减少了电路所占用面积，而且熔丝位的熔断是可编程的，可以在封装后根据给定不同的输入信号熔断目标熔丝位。

本实用新型一种可编程控制熔断电路所采用的技术方案是：

一种可编程控制熔断电路，包括偏置电路、逻辑转换电路、译码电路和熔丝调整电路，其特征在于，所述偏置电路包括：第一NMOS管MN₁、第二NMOS管MN₂、第三NMOS管MN₃、第四NMOS管MN₄、第五NMOS管MN₅、第一PMOS管MP₁、第二PMOS管MP₂、第三PMOS管MP₃、第四PMOS管MP₄、第五PMOS管MP₅、基准电流源I、第一触发器SMT₁、第二触发器SMT₂、第三触发器SMT₃、第一反向器INV₁、第二反向器INV₂、第三反向器INV₃；基准电流源I的一端连接第一NMOS管MN₁的漏极和栅极、第二NMOS管MN₂的栅极、第三NMOS管MN₃的栅极、第四NMOS管MN₄的栅极和第五NMOS管MN₅的栅极，另一端连接第一PMOS管MP₁的栅极、第二PMOS管MP₂的源级和第五PMOS管MP₅的源级；第一NMOS管MN₁的源端连接第二NMOS管MN₂的源级、第三NMOS管MN₃的源级、第四NMOS管MN₄的源级、第五NMOS管MN₅的源级和地GND；第一PMOS管MP₁的源级连接输入端VOUT，第一PMOS管MP₁的漏极连接第一触发器SMT₁的输入端和第二NMOS管MN₂的漏端；第二PMOS管MP₂的栅极连接第二PMOS管MP₂的漏极和第三PMOS管MP₃的源级；第三PMOS管MP₃的栅极连接第三PMOS管MP₃的漏极、第四PMOS管MP₄的栅极和第三NMOS管MN₃的漏极；第四PMOS管MP₄的源级连接输入端EN和第五PMOS管MP₅的源级，第四PMOS管MP₄的漏级连接第二触发器SMT₂的输入端和第四NMOS管MN₄的漏极；第五PMOS管MP₅的漏极连接第三触发器SMT₃的输入端和第五NMOS管MN₅的漏极；第一触发器SMT₁的输出端连接第一反相器INV₁的输入端；第二触发器SMT₂的输出端连接第二反相器INV₂的输入端；第三触发器SMT₃的输出端连接第三反相器INV₃的输入端；第一反相器INV₁的输出端连接输出端V₁；第二反相器INV₂的输出端连接输出端V₂；第三反相器SMT₃的输出端连接输出端V₃；所述VOUT在电路中是复用端口。

偏置电路由晶体管、基准电流源、触发器和反相器组成；所述偏置电路将使能端口电压和双向端口电压与电源电压比较，输出至少一个逻辑电压信号。

逻辑转换电路包括输入端为V₁、V₂和V₃，输出端为预译码逻辑电压信号V₄，与非门，或非门和反相器；V₁连接第一与非门NAND₁的输入端和第四反相器INV₄的输入端，V₃连接第一与非门NAND₁的另一个输入端，第一与非门NAND₁的输出端连接第三与非门NAND₃的输入端，第二与非门NAND₂的输出端连接第三与非门NAND₃的另一个输入端和第七与非门NAND₇的输入端，第三与非门NAND₃的输出端连接第二与非门NAND₂的输入端，第七与非门NAND₇的输出端连接第六与非门NAND₆的输入端，第六与非门NAND₆的输出端连接第七与非门NAND₇的另一个输入端和或非门NOR的输入端，第五反相器INV₅的输出端连接或非门NOR的另一个输入端，或非门NOR的输出端连接第六反相器INV₆的输入端，第六反相器INV₆的输出端为V₄；第四反相器INV₄的输出端连接第五与非门NAND₅的输入端，第四与非门NAND₄的输出端连接第五与非门NAND₅的另一个输入端和第五反相器INV₅的输入端；连接第四与非门NAND₄的输入端，第五与非门NAND₅的输出端连接第四与非门NAND₄的另一个输入端；根据逻辑电压信号V₁、V₂和V₃，输入一个预译码逻辑电压信号V₄。

逻辑转换电路在正常工作模式下，VOUT比VCC低，V₁为低；工作在电路调整模式下，VOUT比VCC高，V₁始终为高，由于输入端EN的脉冲波形的脉冲个数确定要电路要调整熔断的FUSE位的WR信号为高，最终由熔丝调整电路调整熔断WR为高的那位FUSE。

译码电路的输入端为预译码逻辑电压信号，译码电路将预译码逻辑电压信号转换为熔丝熔断信号来熔断所需要的熔丝位，输出端为至少一位熔丝熔断信号。

熔丝调整电路包括：输入端WR₀、WR₁、……、WR_N-1，熔丝位FUSE₀、熔丝位FUSE₁、……、熔丝位FUSE_N-1，第六NMOS管MN₆、第七NMOS管MN₇、……、第2N+5NMOS管MN_2N+5，第四触发器SMT₄、第五触发器SMT₅、……、第N+3触发器SMT_N+3，输入端FS₀、FS₁、……、FS_N-1，偏置电压V_bas1和V_bas2；FUSE₀的输入端连接输入WR₀，FUSE₀的输出端连接第六NMOS管MN₆的漏极和第四施密特触发器SMT₄的输入端；第六NMOS管MN₆的栅极连接偏置电压V_bas1、第七NMOS管MN₇栅极、第八NMOS管MN₈栅极、……、第2N+5NMOS管MN_2N+5的栅极；第N+6NMOS管MN_N+6的源极连接第N+7NMOS管MN_N+7的源极、第N+8NMOS管MN_N+8的源极、……、第2N+5NMOS管MN_2N+5的源极；第四触发器SMT₄的输出端连接电路的输出端FS₀；FUSE₁的输入端连接输入WR₁，FUSE₁的输出端连接第七NMOS管MN₇的漏极和第五触发器SMT₅的输入端；第七NMOS管MN₇的源极连接第N+7NMOS管MN_N+7的漏极；第五触发器SMT₅的输出端连接电路输出端FS₁；FUSE_N-1的输入端连接输入WR_N-1，FUSE_N-1的输出端连接第N+5NMOS管MN_N+5的漏极和第N+3触发器SMT_N+3的输入端；第N+5NMOS管MN_N+5的源极连接第2N+5NMOS管MN_2N+5的漏极；第N+3触发器SMT_N+3的输出端连接电路输出端FS_N-1。

熔丝调整电路根据至少一个熔丝熔断信号将至少一个熔丝熔断，并输出至少一个电路修调信号。

第一触发器SMT₁、第二触发器SMT₂、第三触发器SMT₃都是施密特触发器。

第四触发器SMT₄、第五触发器SMT₅，……，第N+3触发SMT_N+3是施密特触发器。

熔丝调整电路用到了N个可编程的熔丝位。

本实用新型的有益效果在于：本实用新型在电路中使用双向端口，减少了电路所占用的面积，其结构简单，成本低；如果端口没有复用，那么电路会多一个输入端口，电路所占用的面积会增大，成本就会增大。而且传统的CP修调需要增加额外的Trim Pad，占用芯片空间，成本高，而本实用新型这种封装后Trim的方式不需要额外的Trim Pad，大大减少了电路的面积，使成本降低。本实用新型中也使用到了至少一个可编程的熔丝位，与不可编程的熔丝位相比，减少了Trim所需要的输入端口，减少了电路的面积，并可以在封装后对参数进行修调。

附图说明

图1为本实用新型的基本原理图；

图2为图1中的偏置电路原理图；

图3为图1中的逻辑转换电路原理图；

图4为图1中的熔丝调整电路原理图。

图中，EN是使能端口电压，VOUT是双向端口电压，VCC为整个电路的电源电压，NM为NMOS晶体管，MP为PMOS晶体管，SMT为施密特触发器，INV为反相器，GND为地，WR为熔丝熔断信号，FUSE为熔丝位，FS为电路调整信号输出位，V_bas为偏置电压。

具体实施方式

下面结合附图和具体实施方式对本实用新型进行详细说明。

本实用新型提供了一种可编程控制熔断电路，包括偏置电路、逻辑转换电路、译码电路和熔丝调整电路。偏置电路根据输入信号使能端口电压和双向端口电压的波形产生至少一个逻辑电压信号，其输出端与逻辑转换电路的输入端相连，采用复用端口；所述逻辑转换电路根据至少一个所述的逻辑电压信号产生一个预译码逻辑电压信号，其输出端与译码电路的输入端相连；所述译码电路根据预译码逻辑电压信号产生至少一个熔丝熔断信号，其输出端与熔丝调整电路的输入端相连；所述熔丝调整电路根据至少一个所述熔丝熔断信号熔断至少一个所需熔断的熔丝位，并输出至少一个电路修调信号。

如图1所示，本实用新型的基本原理图：

EN和VOUT为偏置电路的输入端，EN是使能端口电压，VOUT是双向端口电压，VCC为整个电路的电源电压，偏置电路通过输出三路逻辑不同的信号V₁、V₂和V₃连接到逻辑转换电路，逻辑转换电路通过输出预译码逻辑电压信号V₄连接到译码电路，译码电路通过输出至少一路熔丝熔断信号WR连接到熔丝调整电路，熔丝调整电路输出至少一路电路调整信号FS。

正常工作模式下，VOUT作为输出端，其电压比VCC低。在电路调整模式下，VOUT是作为输入端的，其电压比VCC高，然后根据EN的输入信号的波形，熔断至少一路熔丝，达到调整电路的目的。

图2为对应于图1的一种实施方式的偏置电路原理图，具体如下：偏置电路包括：第一NMOS管MN₁、第二NMOS管MN₂、第三NMOS管MN₃、第四NMOS管MN₄、第五NMOS管MN₅、第一PMOS管MP₁、第二PMOS管MP₂、第三PMOS管MP₃、第四PMOS管MP₄、第五PMOS管MP₅、基准电流源I、第一触发器SMT₁、第二触发器SMT₂、第三触发器SMT₃、第一反向器INV₁、第二反向器INV₂、第三反向器INV₃；基准电流源I的一端连接第一NMOS管MN₁的漏极和栅极、第二NMOS管MN₂的栅极、第三NMOS管MN₃的栅极、第四NMOS管MN₄的栅极和第五NMOS管MN₅的栅极，另一端连接第一PMOS管MP₁的栅极、第二PMOS管MP₂的源级和第五PMOS管MP₅的源级；第一NMOS管MN₁的源端连接第二NMOS管MN₂的源级、第三NMOS管MN₃的源级、第四NMOS管MN₄的源级、第五NMOS管MN₅的源级和地GND；第一PMOS管MP₁的源级连接输入端VOUT，第一PMOS管MP₁的漏极连接第一触发器SMT₁的输入端和第二NMOS管MN₂的漏端；第二PMOS管MP₂的栅极连接第二PMOS管MP₂的漏极和第三PMOS管MP₃的源级；第三PMOS管MP₃的栅极连接第三PMOS管MP₃的漏极、第四PMOS管MP₄的栅极和第三NMOS管MN₃的漏极；第四PMOS管MP₄的源级连接输入端EN和第五PMOS管MP₅的源级，第四PMOS管MP₄的漏级连接第二触发器SMT₂的输入端和第四NMOS管MN₄的漏极；第五PMOS管MP₅的漏极连接第三触发器SMT₃的输入端和第五NMOS管MN₅的漏极；第一触发器SMT₁的输出端连接第一反相器INV₁的输入端；第二触发器SMT₂的输出端连接第二反相器INV₂的输入端；第三触发器SMT₃的输出端连接第三反相器INV₃的输入端；第一反相器INV₁的输出端连接输出端V₁；第二反相器INV₂的输出端连接输出端V₂；第三反相器SMT₃的输出端连接输出端V₃。

通过将VOUT和EN与VCC比较，通过施密特触发器和反相器，输出三个逻辑不同的信号V₁、V₂和V₃。

图3为对应于图1的一种实施方式的逻辑转换电路原理图，具体如下：逻辑转换电路包括输入端为V₁、V₂和V₃，输出端为预译码逻辑电压信号V₄，与非门，或非门和反相器。

V₁连接第一与非门NAND₁的输入端和第四反相器INV₄的输入端，V₃连接第一与非门NAND₁的另一个输入端，第一与非门NAND₁的输出端连接第三与非门NAND₃的输入端，第二与非门NAND₂的输出端连接第三与非门NAND₃的另一个输入端和第七与非门NAND₇的输入端，第三与非门NAND₃的输出端连接第二与非门NAND₂的输入端，第七与非门NAND₇的输出端连接第六与非门NAND₆的输入端，第六与非门NAND₆的输出端连接第七与非门NAND₇的另一个输入端和或非门NOR的输入端，第五反相器INV₅的输出端连接或非门NOR的另一个输入端，或非门NOR的输出端连接第六反相器INV₆的输入端，第六反相器INV₆的输出端为V₄。第四反相器INV₄的输出端连接第五与非门NAND₅的输入端，第四与非门NAND₄的输出端连接第五与非门NAND₅的另一个输入端和第五反相器INV₅的输入端；连接第四与非门NAND₄的输入端，第五与非门NAND₅的输出端连接第四与非门NAND₄的另一个输入端。根据逻辑电压信号V₁、V₂和V₃，输入一个预译码逻辑电压信号V₄。

逻辑转换电路根据至少一个逻辑电压信号，经过逻辑门输出预译码逻辑电压信号。

译码电路为普通常用的译码电路，如三八译码器，四十六译码器。

图4为对应于图1的一种实施方式的熔丝调整电路原理图，具体如下：

熔丝调整电路包括：输入端WR₀、WR₁、……、WR_N-1，熔丝位FUSE₀、熔丝位FUSE₁、……、熔丝位FUSE_N-1，第六NMOS管MN₆、第七NMOS管MN₇、……、第2N+5NMOS管MN_2N+5，第四触发器SMT₄、第五触发器SMT₅、……、第N+3触发器SMT_N+3，输入端FS₀、FS₁、……、FS_N-1，偏置电压V_bas1和V_bas2。

FUSE₀的输入端连接输入WR₀，FUSE₀的输出端连接第六NMOS管MN₆的漏极和第四施密特触发器SMT₄的输入端；第六NMOS管MN₆的栅极连接偏置电压V_bas1、第七NMOS管MN₇栅极、第八NMOS管MN₈栅极、……、第2N+5NMOS管MN_2N+5的栅极；第N+6NMOS管MN_N+6的源极连接第N+7NMOS管MN_N+7的源极、第N+8NMOS管MN_N+8的源极、……、第2N+5NMOS管MN_2N+5的源极；第四触发器SMT₄的输出端连接电路的输出端FS₀；FUSE₁的输入端连接输入WR₁，FUSE₁的输出端连接第七NMOS管MN₇的漏极和第五触发器SMT₅的输入端；第七NMOS管MN₇的源极连接第N+7NMOS管MN_N+7的漏极；第五触发器SMT₅的输出端连接电路输出端FS₁；FUSE_N-1的输入端连接输入WR_N-1，FUSE_N-1的输出端连接第N+5NMOS管MN_N+5的漏极和第N+3触发器SMT_N+3的输入端；第N+5NMOS管MN_N+5的源极连接第2N+5NMOS管MN_2N+5的漏极；第N+3触发器SMT_N+3的输出端连接电路输出端FS_N-1。

通过译码电路，输出至少一个熔丝熔断信号WR，熔断至少一个熔丝，达到调整电路的目的，并输出至少一个电路调整信号FS。

综上所述，本实用新型中VOUT在电路中是复用端口，减少了电路所占用的面积，其结构简单，成本低；如果端口没有复用，那么电路会多一个输入端口，电路所占用的面积会增大，成本就会增大。而且传统的CP修调需要增加额外的Trim Pad，占用芯片空间，成本高，而本实用新型这种封装后Trim的方式不需要额外的Trim Pad，大大减少了电路的面积，使成本降低。本实用新型中也使用到了至少一个可编程的熔丝位，与不可编程的熔丝位相比，减少了Trim所需要的输入端口，减少了电路的面积，并可以在封装后对参数进行修调。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本实用新型的保护范围。