具有组合与顺序逻辑的分开的双功率摆动管线设计的制作方法

文档序号:13426478
具有组合与顺序逻辑的分开的双功率摆动管线设计的制作方法
本文中所描述的各种实施例涉及集成电路的设计,且更确切地说,涉及三维集成电路的设计。

背景技术:
包含数字、模拟、电力管理或射频(RF)电路元件的芯片上系统(SoC)集成电路已流行地用于移动装置和具有苛刻的外观尺寸要求的其它电子装置。近来,正在针对具有进一步减小的芯片占据面积以允许移动和其它电子装置达成甚至更小外观尺寸的SoC实施方案设计具有多层裸片以用于放置电路元件的三维集成电路(3DIC)。在移动应用和各种其它应用中,还常常需要按低功耗操作此3DIC芯片,可通过低功率电路设计来达成低功耗。理论上,可通过降低动态功率(即,C·V2·f,其中C为电容,V为电压,且f为频率)以及静态泄漏功率(即,Ileak·Vdd,其中Ileak为泄漏电流且Vdd为供电电压)来实现低功率设计。可通过减小供电电压Vdd来减小动态功率和静态泄漏功率。然而,减小供电电压Vdd导致减小的时钟速度和降级的性能。已设计各种IC设计技术以尝试改善低功率集成电路的性能。此类设计技术包含(例如)电压增压、深管线、多个阈值电压(多Vt)和硬件平行度。然而,这些设计技术常常用例如功率和面积占据的其它重要度量来牺牲性能。举例来说,升高供电电压Vdd导致动态和泄漏功率的增大,但将与低功率电路设计的原理矛盾。此外,举例来说,在例如22nm或14nm节点的先进技术节点中,高供电电压Vdd通常不可用。此外,许多现代集成电路通常具有大电阻-电容(RC)负荷,且通常并不很好地对电压增大反应。通过减小管线级的逻辑深度的深管线化常常成本高。通过使用深管线化技术设计的电路的性能可受到对在高频率下的时钟歪斜和在临界路径的插入延迟的敏感度妨碍,除此之外,还受到归因于附加触发器的插入的功率和面积损失妨碍。虽然多Vt技术可减轻一些关键路径问题,然而,其可导致增大的技术复杂性和制造成本。另一方面,归因于阿姆达尔定律的限制,硬件平行度可在指令译码中带来相当大的挑战,且可招致面积损失。

技术实现要素:
本发明的示范性实施例是针对用于具有组合与顺序逻辑的分开的在三维集成电路中的双功率摆动管线设计的设备和方法。在实施例中,提供一种电路,所述电路包括:第一顺序逻辑元件,其具有逻辑输入端、可操作以接收第一供电电压的第一电力供应器输入端和逻辑输出端;组合逻辑元件,其具有耦合到所述第一顺序逻辑元件的所述逻辑输出端的逻辑输入端、可操作以接收低于所述第一供电电压的第二供电电压的第二电力供应器输入端和逻辑输出端;和第二顺序逻辑元件,其具有耦合到所述组合逻辑元件的所述逻辑输出端的逻辑输入端、可操作以接收所述第一供电电压的第三电力供应器输入端和逻辑输出端。在另一实施例中,提供一种三维集成电路,所述三维集成电路包括:第一层电路元件,包括:第一顺序逻辑元件,其具有逻辑输入端、可操作以接收第一供电电压的第一电力供应器输入端和逻辑输出端;第二顺序逻辑元件,其具有逻辑输入端、可操作以接收所述第一供电电压的第二电力供应器输入端和逻辑输出端;和第二层电路元件,包括:组合逻辑元件,其具有耦合到所述第一顺序逻辑元件的所述逻辑输出端的逻辑输入端、可操作以接收低于所述第一供电电压的第二供电电压的第三电力供应器输入端和耦合到所述第二顺序逻辑元件的所述逻辑输入端的逻辑输出端。在另一实施例中,提供一种操作具有多个层的三维集成电路的方法,所述方法包括:将在第一电压下的电力供应到所述层中的第一个;将在第二电压下的电力供应到所述层中的第二个,其中所述第二电压低于所述第一电压;对于所述第一层中的顺序逻辑元件,将逻辑电平从所述第二电压上移到所述第一电压;和对于所述第二层中的组合逻辑元件,将所述逻辑电平从所述第一电压下移到所述第二电压。在又一实施例中,提供一种具有多个层的三维集成电路,所述三维集成电路包括:用于将在第一电压下的电力供应到所述层中的第一个的装置;用于将在第二电压下的电力供应到所述层中的第二个的装置,其中所述第二电压低于所述第一电压;用于对于所述第一层中的顺序逻辑元件将逻辑电平从所述第二电压上移到所述第一电压的装置;和用于对于所述第二层中的组合逻辑元件将所述逻辑电平从所述第一电压下移到所述第二电压的装置。附图说明呈现附图以辅助描述实施例,且仅仅为了说明实施例而不对其进行限制来提供。图1是展示具有两个层的三维集成电路的实施例的简化图。图2是展示具有供应有相对高供电电压的包含顺序电路和时钟网络的第一层和供应有相对低供电电压的包含组合电路的第二层的三维集成电路的实施例的简化图。图3A是说明在于相对低时钟速率下操作的三维集成电路中的逻辑管线的实施例的电路图。图3B是说明在相对高时钟速率下操作的逻辑管线的实施例的电路图。图4是说明操作具有多个层的三维集成电路的方法的实施例的流程图。图5是说明响应于D触发器的SET输入在相对低电压电平Vdd_Low与相对高电压电平Vdd之间上移和下移逻辑电压电平的实例的图。具体实施方式在针对特定实施例的以下描述和有关图式中描述本发明的方面。可在不脱离本发明的范围的情况下设计替代实施例。另外,熟知元件将不被详细地描述或将被省略以免混淆本发明的相关细节。单词“示范性”在本文中用以意味着“充当实例、例子或说明”。本文中描述为“示范性”任何实施例不必应解释为比其它实施例优选或有利。同样,术语“实施例”并不需要所有实施例均包含所论述特征、优势或操作模式。本文中使用的术语仅用于描述特定实施例的目的,且并不希望限制实施例。如本文中所使用,除非上下文另外明确指示,否则单数形式“一”和“所述”希望也包括复数形式。应进一步理解,术语“包括(comprises/comprising)”和/或“包含(includes/including)”在于本文中使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在,但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。此外,应理解,除非另外明确陈述,否则词语“或”具有与布尔(Boolean)运算子“OR”相同的涵义,即,其涵盖“任一”和“皆”的可能性,且不限于“异或”(“XOR”)。还应理解,除非另外明确陈述,否则两个邻接词之间的符号“/”具有与“或”相同的涵义。此外,除非另外明确陈述,否则诸如“连接到”、“耦合到”或“与……连通”的短语不限于直接连接。在实施例中,通过使用双或多电力供应器域设计结合用于增强型功率-性能-面积(PPA)包封的深管线来提供三维集成电路。在实施例中,提供包含用于顺序和组合逻辑功能的两个单独的功率域的逻辑管线设计。在实施例中,使用顺序逻辑控制系统时钟和输送量,然而,使用组合逻辑控制总系统功率,包含动态和静态功率。在实施例中,三维集成电路中的层的三维分割允许用于顺序逻辑和用于组合逻辑的功率域的高效分开。在另一实施例中,其上实施顺序逻辑的层供应有相对高供电电压(Vdd),而其上实施组合逻辑的层供应有相对低供电电压(Vdd_Low)。图1是展示具有两个层(包含下部层102(层0)和上部层104(层1))的三维集成电路的实施例的简化图。在实施例中,下部层102供应有电力供应器电压Vdd,而上部层104供应有另一供电电压Vdd_Low。在实施例中,用于上部层104的供电电压Vdd_Low低于用于下部层102的供电电压Vdd。虽然图1中展示的实例中的三维集成电路包括两个层(即,层0和层1),但本发明的原理也可适用于具有多于两个层的其它三维集成电路。举例来说,在四层三维集成电路中,可将相对高供电电压Vdd施加到层0,而可将相对低供电电压Vdd_Low施加到层1。虽然在实际应用中,可能需要具有供应到底部层或层0(其为在底部裸片或衬底上的集成电路的层)的相对高电压Vdd,但并不强制在所有实施例中将相对高供电电压Vdd供应到底部层。此外,虽然在实际应用中在一个层中具有供应有相对高Vdd的顺序逻辑且在邻近层(例如,紧接着在实施顺序逻辑的底部层上方的层)中具有供应有相对低供电电压Vdd_Low的组合逻辑也可为合乎需要的,但如果顺序逻辑与组合逻辑之间的逻辑管线穿过三维集成电路的物理设计中的一或多个中间层,那么所述层不需要相互邻近。此外,在一个层中具有相对高供电电压Vdd的顺序逻辑与在沿着逻辑管线的另一层中具有相对低供电电压Vdd_Low的组合逻辑之间的层间连接可通过(例如)金属互连件、衬垫接点、层间导通体或各种其它类型的连接实现。图2是展示供应有相对高供电电压Vdd的层0包含顺序电路212和时钟网络214而供应有相对低供电电压Vdd_Low的层1包含组合电路216的简化图。在实施例中,层0中的顺序电路212包含顺序逻辑元件,而层1中的组合电路216包含组合逻辑元件。在实施例中,层0中的时钟网络214和顺序电路212控制系统时钟和输送量,而层1中的组合电路216控制包含动态和静态功率的总系统功率。在实施例中,层0和层1还可包含不同于用于顺序电路212的电路元件、用于时钟网络214的电路元件和用于组合电路216的电路元件(如图2中所说明)的各种类型的额外电路元件。图3A是说明在相对低时钟速率(例如,700MHz的时钟速率)下操作的三维集成电路中的逻辑管线的实施例的电路图。在图3A中,逻辑管线包含在层0上的第一顺序逻辑元件302、在层1上的组合逻辑元件304和在层0上的第二顺序逻辑元件。如上所述,层0上的第一顺序逻辑元件302及第二顺序逻辑元件306供应有第一供电电压Vdd,而层1上的组合逻辑元件304供应有低于用于层0的第一供电电压Vdd的第二供电电压Vdd_Low。在实施例中,第一顺序逻辑元件302包括触发器,而第二顺序逻辑元件306也包括触发器。在另一实施例中,第一顺序逻辑元件302包括第一D触发器308,而第二顺序逻辑元件306包括第二D触发器310,如图3A中展示。在图3A中展示的实施例中,第一D触发器308具有经耦合以接收具有输入逻辑电压电平的逻辑输入的D输入端312、SET接脚313、CLR接脚315和用于响应于在D输入端312处接收的输入逻辑电压电平和在SET与CLR接脚处的输入输出逻辑输出的Q输出端316。在图3A中展示的实施例中,对第一D触发器308的SET接脚313施加电压Vdd以将输出Q值设定到逻辑1,而使用CLR接脚315将输出Q值清除或复位到逻辑0。层1上的组合逻辑元件304具有耦合到层0上的第一D触发器308的Q输出端316的逻辑输入端,还有经耦合以接收低于第一供电电压Vdd的第二供电电压Vdd_Low的电力供应器输入端318。在实施例中,层0上的第二D触发器310具有耦合到层1上的组合逻辑元件304的逻辑输出端的D输入端320、SET接脚321、CLR接脚323和用于分别响应于从在D输入端320处的组合逻辑元件304接收的逻辑电压电平和在SET接脚321和CLR接脚323处的输入输出逻辑输出的Q输出端324。在图3A中展示的实施例中,对第二D触发器310的SET接脚321施加电压Vdd以将输出Q值设定到逻辑1,而使用CLR接脚323将输出Q值清除或复位到逻辑0。以下将关于图4和5进一步详细地描述第一D正反器308和第二D正反器310的逻辑操作。图3B为说明在相对高时钟速率(例如,1GHz的时钟速率)下操作的逻辑管线的实施例的电路图。在图3B中,第一D正反器308和第二D正反器310分别以与图3A中的第一D正反器308和第二D正反器310相同的方式操作,除了层0中的时钟网络214(在图2中展示)按较高时脉频率操作之外。参看图3B,第一D触发器308具有经耦合以接收输入逻辑电压电平的D输入端312、经耦合以接收第一供电电压Vdd的SET接脚313和用于将逻辑输出输出到层1上的组合逻辑元件326的Q输出端316。在图3B中展示的实施例中,与以层1上的相对低时钟速率操作的组合逻辑元件304(如图3A中所展示)相比,在相对低供电电压Vdd_Low下但以层1上的相对高时钟速率操作的组合逻辑元件326具有重新组织的管线。在图3B中展示的实施例中,具有层1上的重新组织的管线的组合逻辑元件326具有耦合到层0上的第一D触发器308的Q输出端316的逻辑输入端,还有经耦合以接收第二供电电压Vdd_Low的电力供应器输入端318。在实施例中,层0上的第二D触发器310具有耦合到具有层1上的重新组织的管线的组合逻辑元件326的逻辑输出端的D输入端320、经耦合以接收第一供电电压Vdd的SET输入端322和用于响应于在D输入端320从具有重新组织的管线的组合逻辑元件326接收的逻辑电压电平和在SET输入端322处接收的第一供电电压Vdd输出逻辑输出端的Q输出端324。图4是说明操作具有多个层的三维集成电路的方法的实施例的流程图。在步骤402中将第一供电电压供应到三维集成电路的第一层。在实施例中,第一层为多层三维集成电路中的底部层或层0,但在替代实施例中,第一层可为所述层中的任一个。参看图4,在步骤404中,将第二供电电压供应到三维集成电路的第二层。在实施例中,在步骤404中供应到第二层的第二供电电压为低于在步骤402中供应到第一层的第一供电电压。在实施例中,第二层为多层三维集成电路中紧定位于第一层上方的层,但在替代实施例中,第二层可为不同于第一层的层中的任一个。参看图4,在步骤406中,上移用于三维集成电路的第一层中的顺序逻辑元件的逻辑电压电平。在步骤408中,下移用于三维集成电路的第二层中的组合逻辑元件的逻辑电压电平。在实施例中,通过使用至少一个触发器(例如,第一层102(层0)中的D触发器308或310,如图3A和3B中所展示)来上移用于第一层中的顺序逻辑元件的逻辑电压电平。举例来说,在逻辑电压电平的上移由第一D触发器308执行的实施例中,供应到第一D触发器的SET输入端314的供电电压Vdd将相对低输入逻辑电压电平(例如,在D输入端312处的Vdd_Low)上移到相对高输出逻辑电压电平(例如,在Q输出端316处的Vdd)。即使在D输入端312处的输入逻辑电压已处于相对高电压电平(例如,Vdd),施加到SET接脚313的电压Vdd仍确保在第一D触发器的Q输出端316处的输出逻辑电压电平保持在Vdd。如果另一方面,相对高供电电压Vdd不再供应到第一D触发器308的SET接脚313,那么将在第一D触发器的Q输出端316处的输出逻辑电压电平下移到相对低供电电压电平Vdd_Low。在实施例中,第二D触发器310具有其耦合到组合逻辑元件304(在如图3A中所展示的相对低时钟速率操作中)或具有重新组织的管线的组合逻辑元件326(在如图3B中所展示的相对高时钟速率操作中)的D输入端320。在实施例中,第二D触发器310以与以上描述的第一D触发器308相同的方式操作。响应于每一D触发器的SET输入在相对低电压电平Vdd_Low与相对高电压电平Vdd之间上移和下移逻辑电压电平说明于图5中。尽管前述揭示内容展示说明性实施例,但应注意,在不脱离随附权利要求书的范围的情况下,可在本文中进行各种改变和修改。除非另外明确陈述,否则根据本文中描述的实施例的方法权利要求项的功能、步骤或动作不需要以任何特定次序加以执行。此外,虽然可按单数描述或主张元件,但除非明确地陈述限于单数,否则涵盖复数。...
当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1