一种E‑TSPC触发器的制作方法

本发明涉及触发器技术领域，更具体地，涉及一种e-tspc触发器。

背景技术：

随着cmos工艺不断进步，单个芯片电路规模越来越大，电路工作频率越来越高，性能越来越好。触发器作为时序电路的基本电路模块，其性能直接制约分频器等时序电路性能。

源极耦合型d触发器(sourcecouplelogicdff，scldff)因为其极高的工作速度通常为超高速分频器的首选，但其存在静态功耗且电路较复杂。随着工艺不断进步，动态触发器尤其是tspcdff因为其卓越的综合性能而广泛应用在超高速分频器中。tspc结构简单，通常由四级反相器组成，依靠寄生电容存储信号。为了提升tspc工作频率，出现了扩展真单相时钟触发器(extentendedtruesinglephaseclock，e-tspc)。e-tspc为有比逻辑电路，其进一步简化了tspc，工作速度进一步提高。但是同样工艺下，e-tspc的工作速度还是不如scldff，这是因为e-tspc对时钟的摆幅和斜率有较高要求。

技术实现要素：

本发明为解决以上现有技术的缺陷，提供了一种e-tspc触发器，该触发器与传统的e-tspc触发器相比，具有更高的工作速度和更大的输出信号摆幅。

为解决上述技术问题，本发明采用的技术方案是：

一种e-tspc触发器，包括第一级反相器、第二级反相器、第三级反相器、交流电平放大电路、电源vdd1和电源vdd2；其中第一级反相的输入端接入信号源输出端d，第一级反相的输出端接第二级反相器的输入端，第二级反相器的输出端接第三级反相器的输入端，第三级反相器的输出端接交流电平放大电路的输入端；所述第一级反相器、交流电平放大电路采用电源vdd1供电，第二级反相器、第三级反相器采用电源vdd2供电；电源vdd1的供电电压为工艺标准电压，电源vdd2的供电电压大于工艺标准电压。

上述方案中，提高第二级反相器、第三级反相器的供电电压能够达到提高触发器工作速度的效果，且使得第三级反相器输出的信号具有更大的摆幅。另外，通过交流电平放大电路对第三级反相器输出的信号进行放大，能够使得输出信号的摆幅更大且使其共模电平为电源的一半。

优选地，所述第一级反相器包括nmos管mn1、nmos管mn2和pmos管mp1；其中nmos管mn1的栅极、pmos管mp1的栅极作为第一级反相器的输入端与信号源输出端d连接；nmos管mn1的漏极和nmos管mn2的源极连接；nmos管mn1的源极接地；pmos管mp1的漏极和nmos管mn2的漏极连接；nmos管mn2的栅极接入时钟信号clk；pmos管mp1的源极接入电源vdd1；pmos管mp1的漏极和nmos管mn2的漏极作为第一级反相器的输出端与第二级反相器的输入端连接。

优选地，所述第二级反相器包括nmos管mn3和pmos管mp2；其中nmos管mn3的漏极和pmos管mp2的漏极连接；nmos管mn3的栅极接入时钟信号clk；nmos管mn3的源极接地；pmos管mp2的源极接入电源vdd2；pmos管mp2的栅极作为第二级反相器的输入端与跟第一级反相器的输出端连接；nmos管mn3的漏极和pmos管mp2的漏极作为第二级反相器的输出端与第三级反相器的输入端连接。

优选地，所述第三级反相器包括nmos管mn4和pmos管mp3；其中nmos管mn4的漏极和pmos管mp3的漏极连接；nmos管mn4的源极接地；pmos管mp3的源极接入电源vdd2；pmos管mp3的栅极接入时钟信号clk；nmos管mn4的栅极作为第三级反相器的输入端与第二级反相器的输出端连接；nmos管mn4的漏极和pmos管mp3的漏极作为第三级反相器的输出端与交流电平放大电路的输入端连接。

优选地，所述交流电平放大电路包括nmos管mn5、pmos管mp4、耦合电容c1和偏置电阻r1；其中耦合电容c1的一端与第三反相器的输出端连接；耦合电容c1的另一端与nmos管mn5的栅极、pmos管mp4的栅极连接；nmos管mn5的漏极与pmos管mp4的漏极连接；nmos管mn5的源极接地，pmos管mp4的漏极接入电源vdd1，nmos管mn5的栅极、pmos管mp4的栅极通过偏置电阻r1与nmos管mn5的漏极、pmos管mp4的漏极连接。

优选地，电源vdd2的供电电压比电源vdd1的供电电压高10％-20％。

与现有技术相比，本发明的有益效果是：

本发明提供的触发器通过提高第二级反相器、第三级反相器的供电电压能够达到提高触发器工作速度的效果，且使得第三级反相器输出的信号具有更大的摆幅。另外，通过交流电平放大电路对第三级反相器输出的信号进行放大，能够使得输出信号的摆幅更大且使其共模电平为电源的一半。

附图说明

图1为e-tspc触发器的结构示意图。

图2为e-tspc触发器的仿真结果图。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。下面结合附图和实施例对本发明的技术方案做进一步的说明。

如图1所示，e-tspc触发器包括第一级反相器、第二级反相器、第三级反相器、交流电平放大电路、电源vdd1和电源vdd2；其中第一级反相的输入端接入信号源输出端d，第一级反相的输出端接第二级反相器的输入端，第二级反相器的输出端接第三级反相器的输入端，第三级反相器的输出端接交流电平放大电路的输入端；所述第一级反相器、交流电平放大电路采用电源vdd1供电，第二级反相器、第三级反相器采用电源vdd2供电；电源vdd1的供电电压为工艺标准电压，电源vdd2的供电电压大于工艺标准电压。

上述方案中，提高第二级反相器、第三级反相器的供电电压能够达到提高触发器工作速度的效果，且使得第三级反相器输出的信号qn具有更大的摆幅。另外，通过交流电平放大电路对第三级反相器输出的信号qn进行放大，能够使得输出信号q的摆幅更大且使q的共模电平为电源的一半。

在具体的实施过程中：

(1)第一级反相器包括nmos管mn1、nmos管mn2和pmos管mp1；其中nmos管mn1的栅极、pmos管mp1的栅极作为第一级反相器的输入端与信号源输出端d连接；nmos管mn1的漏极和nmos管mn2的源极连接；nmos管mn1的源极接地；pmos管mp1的漏极和nmos管mn2的漏极连接；nmos管mn2的栅极接入时钟信号clk；pmos管mp1的源极接入电源vdd1；pmos管mp1的漏极和nmos管mn2的漏极作为第一级反相器的输出端与第二级反相器的输入端连接。

(2)所述第二级反相器包括nmos管mn3和pmos管mp2；其中nmos管mn3的漏极和pmos管mp2的漏极连接；nmos管mn3的栅极接入时钟信号clk；nmos管mn3的源极接地；pmos管mp2的源极接入电源vdd2；pmos管mp2的栅极作为第二级反相器的输入端与跟第一级反相器的输出端连接；nmos管mn3的漏极和pmos管mp2的漏极作为第二级反相器的输出端与第三级反相器的输入端连接。

(3)所述第三级反相器包括nmos管mn4和pmos管mp3；其中nmos管mn4的漏极和pmos管mp3的漏极连接；nmos管mn4的源极接地；pmos管mp3的源极接入电源vdd2；pmos管mp3的栅极接入时钟信号clk；nmos管mn4的栅极作为第三级反相器的输入端与第二级反相器的输出端连接；nmos管mn4的漏极和pmos管mp3的漏极作为第三级反相器的输出端与交流电平放大电路的输入端连接。

(4)所述交流电平放大电路包括nmos管mn5、pmos管mp4、耦合电容c1和偏置电阻r1；其中耦合电容c1的一端与第三反相器的输出端连接；耦合电容c1的另一端与nmos管mn5的栅极、pmos管mp4的栅极连接；nmos管mn5的漏极与pmos管mp4的漏极连接；nmos管mn5的源极接地，pmos管mp4的漏极接入电源vdd1，nmos管mn5的栅极、pmos管mp4的栅极通过偏置电阻r1与nmos管mn5的漏极、pmos管mp4的漏极连接。

其中，nmos管mn5和pmos管mp4作为放大元件，电阻r1给mn5和mp4提供偏置，电容c1用于隔断前级的直流电压。电阻r1、电容c1、nmos管mn5和pmos管mp4组成了自偏置的交流放大器。其偏置电压为1/2*vdd1，放大倍数为(gm4+gm5)*(rds4//rds5)，其中gm4，gm5分别为mp4、mn5的跨导，rds4、rds5分别为mp4、mn5的输出阻抗。

上述方案中，第一级反相器、第二级反相器、第三级反相器的具体工作原理如下：

定义第一级反相器的输出端为状态节点n2，nmos管mn2的源极为状态节点n1，第二级反相器的输出端为状态节点n3,第三级反相器的输出端为状态节点qn，交流电平放大电路的输出端为状态节点q。

当时钟信号clk为高电平时，nmos管mn2处于导通状态，nmos管mn1和pmos管mp1组成反相器，信号源输出端d输出的信号经过第一级反相器将状态传递到状态节点n2；clk为高电平时，第二级反相器中的nmos管mn3导通，状态节点n3下拉到地。clk为高电平时，pmos管mp2的状态取决于状态节点n2的电压，但无论mp2处于何种状态，节点n3都会被下拉到地，因为mn3的下拉强度大于mp2的上拉强度；第三级反相器的nmos管mn4和pmos管mp3都处于关断状态，所以clk为高电平时，状态节点qn保持原值；状态节点q为状态节点qn处的信号的反向输出，所以clk为高电平时状态节点q处的信号保持原值，状态节点n2处保存输入信号。当时钟信号clk为低电平时，nmos管mn2、nmos管mn3处于关断状态，pmos管mp3导通，此时mp1和mn1的状态取决于输入，此时节点n2处的状态有可能改变，也就是有可能从低电平变为高电平，但如果状态节点n2为高电平则mp2关断，不会改变节点n3的电压。这里对输入信号的保持时间有要求，也就是clk由高变为低时，输入不会发生改变，这样保证节点n2的状态传递到了n3。clk为低电平时，状态节点n3保存的输入信号传递到状态节点qn、状态节点q，而不管mp3是何种状态，因为mn4的下拉强度大于mp3的上拉强度。

其中，e-tspc触发器是一个有比逻辑电路；第三级反相器输出的信号j的占空比一般不会为50％，共模电平一般不会为电源电压一半。如果第三级反相器输出的信号j通过反相器来产生状态节点q的信号k，则状态节点q的信号k的波形可能比状态节点qn的信号j的波形更糟糕。因此本发明采用交流电平放大电路来得到状态节点q的信号k。比较来说，通过这种方式产生的状态节点q的信号k的占空比更接近50％，共模电平可为电源电压一半。为达到上述工作过程，需要合理设计第一级反相器和第二级反相器中的nmos管和pmos管的栅宽；比如说当时钟信号clk为高电平时，状态节点n3要能下拉到接近零电平，也就是nmos管mn3的下拉强度要大于pmos管mp2的上拉强度。当时钟信号clk为低电平时，pmos管mp3导通，但信号要能传递到输出端，所以nmos管mn4的下拉强度要大于pmos管mp3的上拉强度；其次，本实施例中，e-tspc触发器依靠寄生电容存储信号，但由于时钟馈通、电荷共享和漏电影响存储状态，所以e-tspc触发器的工作速度不能太低，通常可以工作在几兆赫兹以上。

在本实施例中，通过分析e-tspc触发器，该电路的工作速度取决于三个反相器和交流电平放大电路的延时；所以，减小反相器的延时则该电路的工作速度也可以有效的提升。其中，反相器的延时时间td表示为：

td≈ron·cl(1)

其中，ron为mos管导通等效电阻，cl为负载电容。对于cmos工艺，ron可以近似表示为：

其中，kn为工艺参数，vgs为栅极电压源极电压之差，vth为mos管阈值电压。

通过(1)可知，减小cl和ron能够降低反相器的延时时间td；对于cmos工艺，cl由nmos和pmos的栅宽决定；考虑到驱动后级电路及版图连线寄生电容，减小栅宽并不能实际减小td。而通过(2)可知，kn更大，则ron相应减小，这个取决于工艺的先进技术；其中，我们可以通过提高栅源电压vgs，令ron相应减小；从而降低延迟时间；因此能够有效的提高e-tspc电路的工作速度。

上述方案中，所述的两路电源vdd1和vdd2，其中vdd1为工艺标准电压，vdd2的电压比vdd1大概提高10％-20％；vdd2大于vdd1可以有效提高第二级反相器和第三级反相器的工作速度；通过提高第二级反相器和第三级反相器的工作速度来提高e-tspc触发器的工作速度。

在本实施例中，通过提高mos管的工作电压来提高工作速度需要解决mos管长期工作的可靠性问题，如果mos管工作在过电应力的状态下，其工作的寿命会变短。在本发明中，电路工作在超高速状态，如压控振荡器vco的高频输出作为该电路的输入，此时输入信号基本不可能满摆幅，通常是0dbm是比较合理值，本发明的出发点之一是信号j一般不会满摆幅，所以可通过提高电源电压来提高信号j的摆幅；其次vdd2比vdd1提高10％-20％，这样该电路工作速度也大概能提高10％-20％；而对于cmos工艺来说，该电路输入大于工艺标准电压的10％不会引起可靠性问题。该电路的仿真结果如图2所示：该电路采用180nmcmos工艺。工艺的标准电压vdd1＝1.8v，vdd2＝2.2v；当时钟信号为6.25ghz时，摆幅为0.4v的正弦波，电路中只有状态节点n3超过1.8v，但超过的时间很短，约为16％，因此，该电路的mos管不会过应力工作。

显然，本发明的上述实施实例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。