一种基于FinFET器件的一位全加器的制作方法

本发明涉及一种一位全加器，尤其是涉及一种基于finfet器件的一位全加器。

背景技术：

近几十年来，便携式电子设备在消费电子、医学设备及工业仪器等领域的应用日益广泛，集成电路作为便携式电子设备中的核心部分得到了飞速发展。全加器作为电子系统的基本运算单元，在高性能微处理器、dsp芯片等vlsi系统中有着广泛的应用。一位全加器运算常常处于高性能处理器系统部件的关键路径中，尤其是在算术逻辑单元中一位全加器的运算性能对处理器的性能起着非常关键的作用。随着微处理器的运算速度越来越快，对快速一位全加器的需求也越来越高。其速度、功耗以及面积等指标将直接影响到整个集成电路的整体性能。

延时和功耗-延时积是体现一位全加器性能的主要因素，优化这两个因素可以优化全加器的性能从而提高整体系统的性能，其中，功耗-延时积为功耗和延时的乘积，单位为焦耳，因此功耗-延时积是能量的衡量，可以作为一个开关器件性能的度量。加法单元可以用静态门或者动态门实现，静态门的优点是对噪声具有稳定性。这使得设计过程非常容易并且适合于设计的高度自动化。显然，这是最适合于一般要求的逻辑设计类型。finfet管(鳍式场效晶体管，finfield-effecttransistor)是一种新的互补式金氧半导体(cmos)晶体管，具有功耗低，面积小的优点，提供比cmos电路更灵活的电路结构和优化设计空间，目前已用于一位全加器的设计。

现有的传统静态互补一位全加器的电路图如图1所示，该传统静态互补一位全加器不仅所需finfet管数量较多，且在信号跳变时会有电源到地的通路产生，由此短路功耗较大，导致总功耗较大，这不利于低功耗设计，且也会导致电路中会出现大量的串、并联等级联结构，如图1中灰色圆虚线框所示，严重增加输出信号的延时，以致产生较大的功耗延时积(pdp)。在现有的工艺库中，传统基本门都是以cmos器件为基本单元构建的。类似dc(designcompiler)这种商业eda工具利用现有工艺库设计的一位全加器的电路如图2所示，该一位全加器包含较多的基本门，且也有类似传统静态一位全加器的串并联问题，即图2灰色圆虚线框所示，较对应的利用分栅finfet器件构建的全加器电路，在电路性能方面，即延时、功耗和pdp方面，也可能不再是最优。

鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于finfet器件的一位全加器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于finfet器件的一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于finfet器件的一位全加器，包括第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管、第一反相器和第二反相器，所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第七finfet管、所述的第十finfet管和所述的第十一finfet管均为p型finfet管，所述的第二finfet管、所述的第五finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管均为n型finfet管，所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管分别为高阈值finfet管，所述的第二finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管分别为低阈值finfet管，所述的第一反相器和所述的第二反相器和为电路结构相同的低阈值反相器；所述的第一finfet管的源极、所述的第三finfet管的源极、所述的第四finfet管的源极、所述的第七finfet管的源极和所述的第十finfet管的源极均接入电源，所述的第一finfet管的前栅、所述的第二finfet管的前栅、所述的第三finfet管的前栅、所述的第五finfet管的前栅、所述的第十finfet管的前栅、所述的第十三finfet管的前栅和所述的第十四finfet管的前栅连接且其连接端为所述的一位全加器的第一加数信号输入端，接入第一加数信号，所述的第一finfet管的背栅、所述的第二finfet管的背栅、所述的第四finfet管的背栅、所述的第五finfet管的背栅、所述的第十finfet管的背栅、所述的第十二finfet管的前栅和所述的第十三finfet管的背栅连接且其连接端为所述的一位全加器的第二加数信号输入端，接入第二加数信号，所述的第一finfet管的漏极、所述的第二finfet管的漏极、所述的第三finfet管的背栅、所述的第四finfet管的前栅、所述的第六finfet管的前栅和所述的第六finfet管的背栅连接，所述的第二finfet管的源极接地，所述的第三finfet管的漏极、所述的第四finfet管的漏极、所述的第五finfet管的漏极、所述的第六finfet管的漏极、所述的第七finfet管的前栅、所述的第八finfet管的前栅、所述的第八finfet管的背栅、所述的第九finfet管的源极和所述的第十一finfet管的前栅连接，所述的第五finfet管的源极和所述的第六finfet管的源极均接地，所述的第七finfet管的背栅、所述的第八finfet管的漏极、所述的第九finfet管的前栅、所述的第九finfet管的背栅、所述的第十一finfet管的背栅、所述的第十二finfet管的背栅和所述的第十四finfet管的背栅连接且其连接端为所述的一位全加器的低位进位信号输入端，接入低位进位信号，所述的第七finfet管的漏极、所述的第八finfet管的源极、所述的第九finfet管的漏极和所述的第一反相器的输入端连接，所述的第一反相器的输出端为所述的一位全加器的和输出端，输出和信号，所述的第十finfet管的漏极和所述的第十一finfet管的源极连接，所述的第十一finfet管的漏极、所述的第十二finfet管的漏极、所述的第十三finfet管的漏极、所述的第十四finfet管的漏极和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的一位全加器的高位进位信号输出端，输出高位进位信号，所述的第十二finfet管的源极、所述的第十三finfet管的源极和所述的第十四finfet管的源极均接地。

所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管和所述的第十一finfet管的阈值电压均为0.6v-0.7v，所述的第二finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管的阈值电压均为0.1v-0.4v。

所述的第一finfet管鳍的个数为4，所述的第二finfet管鳍的个数为1，所述的第三finfet管鳍的个数为4，所述的第四finfet管鳍的个数为4，所述的第五finfet管鳍的个数为2，所述的第六finfet管鳍的个数为1，所述的第七finfet管鳍的个数为8，所述的第八finfet管鳍的个数为1，所述的第九finfet管鳍的个数为1，所述的第十finfet管鳍的个数为2，所述的第十一finfet管鳍的个数为2，所述的第十二finfet管鳍的个数为1，所述的第十三finfet管鳍的个数为1，所述的第十四finfet管鳍的个数为1。

所述的第一反相器包括第十五finfet管和第十六finfet管，所述的第十五finfet管为p型finfet管，所述的第十六finfet管为n型finfet管，所述的第十五finfet管和所述的第十六finfet管的阈值电压均为0.1v-0.4v，所述的第十五finfet管的源极接入电源，所述的第十五finfet管的前栅、所述的第十五finfet管的背栅、所述的第十六finfet管的前栅和所述的第十六finfet管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第十五finfet管的漏极和所述的第十六finfet管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第十六finfet管的源极接地。

所述的第十五finfet管鳍的个数为2，所述的第十六finfet管鳍的个数为1。

与现有技术相比，本发明的优点在于通过第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管、第一反相器和第二反相器构成一位全加器，其中第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管和第一反相器f1组成求和输出电路；第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管和第二反相器组成进位输出电路；在工作过程中，通过第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管和第六finfet管构成第一级静态互补异或门f1，保证了中间信号n1＝a⊕b输出电压达全摆幅，增大了驱动能力，该中间信号a⊕b再与低位进位输入信号ci仅通过第七finfet管、第八finfet管和第九finfet管三管构成的同或电路并带第一反相器输出和信号s；本发明的一位全加器不仅所需finfet管数量较少，且第七finfet管、第八finfet管和第九finfet管三管之间无电源到地之间的短路通道，极大地降低了电路功耗，还通过第一反相器增强带负载能力；同时，作为第一级静态互补异或门f1的输出节点n1也作为中间信号驱动由第十finfet管、第十一finfet、第十二finfet管、第十三finfet管、第十四finfet管及第二反相器构成的静态门，并输出进位信号co；由此，本发明在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为现有的传统静态互补一位全加器的电路图；

图2为利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工艺库综合后生成的一位全加器的电路图；

图3为本发明的基于finfet器件的一位全加器的电路图；

图4(a)为本发明的基于finfet器件的一位全加器中低阈值反相器的电路图；

图4(b)为本发明的基于finfet器件的一位全加器中低阈值反相器的符号图；

图5为标准电压(1v)下，本发明的基于finfet器件的一位全加器在bsimimg标准工艺下的仿真波形图；

图6为超阈值电压(0.8v)下，本发明的基于finfet器件的一位全加器在bsimimg标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3所示，一种基于finfet器件的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第十四finfet管m14、第一反相器和第二反相器，第一finfet管m1、第三finfet管m3、第四finfet管m4、第七finfet管m7、第十finfet管m10和第十一finfet管m11均为p型finfet管，第二finfet管m2、第五finfet管m5、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14均为n型finfet管，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14分别为高阈值finfet管，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11分别为低阈值finfet管，第一反相器和第二反相器和为电路结构相同的低阈值反相器；第一finfet管m1鳍的个数为4，第二finfet管m2鳍的个数为1，第三finfet管m3鳍的个数为4，第四finfet管m4鳍的个数为4，第五finfet管m5鳍的个数为2，第六finfet管m6鳍的个数为1，第七finfet管m7鳍的个数为8，第八finfet管m8鳍的个数为1，第九finfet管m9鳍的个数为1，第十finfet管m10鳍的个数为2，第十一finfet管m11鳍的个数为2，第十二finfet管m12鳍的个数为1，第十三finfet管m13鳍的个数为1，第十四finfet管m14鳍的个数为1；第一finfet管m1的源极、第三finfet管m3的源极、第四finfet管m4的源极、第七finfet管m7的源极和第十finfet管m10的源极均接入电源vdd，第一finfet管m1的前栅、第二finfet管m2的前栅、第三finfet管m3的前栅、第五finfet管m5的前栅、第十finfet管m10的前栅、第十三finfet管m13的前栅和第十四finfet管m14的前栅连接且其连接端为一位全加器的第一加数信号输入端，接入第一加数信号a，第一finfet管m1的背栅、第二finfet管m2的背栅、第四finfet管m4的背栅、第五finfet管m5的背栅、第十finfet管m10的背栅、第十二finfet管m12的前栅和第十三finfet管m13的背栅连接且其连接端为一位全加器的第二加数信号输入端，接入第二加数信号b，第一finfet管m1的漏极、第二finfet管m2的漏极、第三finfet管m3的背栅、第四finfet管m4的前栅、第六finfet管m6的前栅和第六finfet管m6的背栅连接，第二finfet管m2的源极接地，第三finfet管m3的漏极、第四finfet管m4的漏极、第五finfet管m5的漏极、第六finfet管m6的漏极、第七finfet管m7的前栅、第八finfet管m8的前栅、第八finfet管m8的背栅、第九finfet管m9的源极和第十一finfet管m11的前栅连接，第五finfet管m5的源极和第六finfet管m6的源极均接地，第七finfet管m7的背栅、第八finfet管m8的漏极、第九finfet管m9的前栅、第九finfet管m9的背栅、第十一finfet管m11的背栅、第十二finfet管m12的背栅和第十四finfet管m14的背栅连接且其连接端为一位全加器的低位进位信号输入端，接入低位进位信号ci，第七finfet管m7的漏极、第八finfet管m8的源极、第九finfet管m9的漏极和第一反相器的输入端连接，第一反相器的输出端为一位全加器的和输出端，输出和信号s，第十finfet管m10的漏极和第十一finfet管m11的源极连接，第十一finfet管m11的漏极、第十二finfet管m12的漏极、第十三finfet管m13的漏极、第十四finfet管m14的漏极和第二反相器的输入端连接，第二反相器的输出端为一位全加器的高位进位信号输出端，输出高位进位信号co，第十二finfet管m12的源极、第十三finfet管m13的源极和第十四finfet管m14的源极均接地。

实施例二：如图3所示，一种基于finfet器件的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第十四finfet管m14、第一反相器和第二反相器，第一finfet管m1、第三finfet管m3、第四finfet管m4、第七finfet管m7、第十finfet管m10和第十一finfet管m11均为p型finfet管，第二finfet管m2、第五finfet管m5、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14均为n型finfet管，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14分别为高阈值finfet管，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11分别为低阈值finfet管，第一反相器和第二反相器和为电路结构相同的低阈值反相器；第一finfet管m1鳍的个数为4，第二finfet管m2鳍的个数为1，第三finfet管m3鳍的个数为4，第四finfet管m4鳍的个数为4，第五finfet管m5鳍的个数为2，第六finfet管m6鳍的个数为1，第七finfet管m7鳍的个数为8，第八finfet管m8鳍的个数为1，第九finfet管m9鳍的个数为1，第十finfet管m10鳍的个数为2，第十一finfet管m11鳍的个数为2，第十二finfet管m12鳍的个数为1，第十三finfet管m13鳍的个数为1，第十四finfet管m14鳍的个数为1；第一finfet管m1的源极、第三finfet管m3的源极、第四finfet管m4的源极、第七finfet管m7的源极和第十finfet管m10的源极均接入电源vdd，第一finfet管m1的前栅、第二finfet管m2的前栅、第三finfet管m3的前栅、第五finfet管m5的前栅、第十finfet管m10的前栅、第十三finfet管m13的前栅和第十四finfet管m14的前栅连接且其连接端为一位全加器的第一加数信号输入端，接入第一加数信号a，第一finfet管m1的背栅、第二finfet管m2的背栅、第四finfet管m4的背栅、第五finfet管m5的背栅、第十finfet管m10的背栅、第十二finfet管m12的前栅和第十三finfet管m13的背栅连接且其连接端为一位全加器的第二加数信号输入端，接入第二加数信号b，第一finfet管m1的漏极、第二finfet管m2的漏极、第三finfet管m3的背栅、第四finfet管m4的前栅、第六finfet管m6的前栅和第六finfet管m6的背栅连接，第二finfet管m2的源极接地，第三finfet管m3的漏极、第四finfet管m4的漏极、第五finfet管m5的漏极、第六finfet管m6的漏极、第七finfet管m7的前栅、第八finfet管m8的前栅、第八finfet管m8的背栅、第九finfet管m9的源极和第十一finfet管m11的前栅连接，第五finfet管m5的源极和第六finfet管m6的源极均接地，第七finfet管m7的背栅、第八finfet管m8的漏极、第九finfet管m9的前栅、第九finfet管m9的背栅、第十一finfet管m11的背栅、第十二finfet管m12的背栅和第十四finfet管m14的背栅连接且其连接端为一位全加器的低位进位信号输入端，接入低位进位信号ci，第七finfet管m7的漏极、第八finfet管m8的源极、第九finfet管m9的漏极和第一反相器的输入端连接，第一反相器的输出端为一位全加器的和输出端，输出和信号s，第十finfet管m10的漏极和第十一finfet管m11的源极连接，第十一finfet管m11的漏极、第十二finfet管m12的漏极、第十三finfet管m13的漏极、第十四finfet管m14的漏极和第二反相器的输入端连接，第二反相器的输出端为一位全加器的高位进位信号输出端，输出高位进位信号co，第十二finfet管m12的源极、第十三finfet管m13的源极和第十四finfet管m14的源极均接地。

本实施例中，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7和第十一finfet管m11的阈值电压均为0.6v-0.7v，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14的阈值电压均为0.1v-0.4v。

如图4(a)和图4(b)所示，本实施例中，第一反相器包括第十五finfet管m15和第十六finfet管m16，第十五finfet管m15为p型finfet管，第十六finfet管m16为n型finfet管，第十五finfet管m15鳍的个数为2，第十六finfet管m16鳍的个数为1，第十五finfet管m15和第十六finfet管m16的阈值电压均为0.1v-0.4v，第十五finfet管m15的源极接入电源vdd，第十五finfet管m15的前栅、第十五finfet管m15的背栅、第十六finfet管m16的前栅和第十六finfet管m16的背栅连接且其连接端为第一反相器的输入端，第十五finfet管m15的漏极和第十六finfet管m16的漏极连接且其连接端为第一反相器的输出端，第十六finfet管m16的源极接地。

为了验证本发明的基于finfet器件的一位全加器的优越性，在bsimimg标准工艺，电路的输入频率为100mhz、200mhz、250mhz、500mhz的条件下，使用电路仿真工具hspice对本发明的基于finfet器件的一位全加器、利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工艺库综合后生成的一位全加器(简称dc综合全加器)的电路图和bsimimg工艺库中传统的静态互补一位全加器三种电路的性能进行仿真对比，其中，bsimimg工艺库对应的电源电压为1v。标准电压(1v)下，本发明的基于finfet器件的一位全加器在bsimimg标准工艺下的仿真波形如图5所示；超阈值电压(0.8v)下，本发明的基于finfet器件的一位全加器在bsimimg标准工艺下的仿真波形如图6所示。分析图5和图6可知，本发明具有正确的工作逻辑。

表1为在bsimimg标准工艺下，输入频率为100mhz时，本发明、dc综合全加器和传统的静态互补一位全加器三种电路的性能比较图。

表1

分析表1可得：本发明与dc综合全加器和相比，晶体管数量分别减少了12个，延时增大了1.55％，电路功耗降低了41.16％，功耗延时积降低了40.23％，与传统的静态互补一位全加器相比，晶体管数量减少了10个，延时降低了2.65％，电路功耗降低了5.40％，功耗延时积降低了7.90％。

表2为在bsimimg标准工艺下，输入频率为200mhz时，本发明、dc综合全加器和传统的静态互补一位全加器三种电路的性能比较图。

表2

分析表2可得：本发明与dc综合全加器相比，晶体管数量减少了12个，延时增大了1.88％，电路功耗降低40.88％，功耗延时积降低了39.76％，传统的静态互补一位全加器相比，晶体管数量减少了10个，延时降低了2.22％，电路功耗降低5.95％，功耗延时积降低了8.02％。

表3为在bsimimg标准工艺下，输入频率为250mhz时，本发明、dc综合全加器和传统的静态互补一位全加器三种电路的性能比较图。

表3

分析表3可得：本发明与dc综合全加器相比，晶体管数量减少12个，延时增大了1.88％，电路功耗降低40.79％，功耗延时积降低了39.69％；本发明与传统的静态互补一位全加器相比，晶体管数量减少10个，延时降低了2.54％，电路功耗降低6.22％，功耗延时积降低了8.63％。

表4为在bsimimg标准工艺下，输入频率为500mhz时，本发明、dc综合全加器和传统的静态互补一位全加器三种电路的性能比较图。

表4

分析表4可得：本发明与dc综合全加器相比，晶体管数量减少12个，延时增大了1.77％，电路功耗降低40.62％，功耗延时积降低了39.57％，本发明与传统的静态互补一位全加器相比，晶体管数量减少10个，延时降低了2.75％，电路功耗降低7.56％，功耗延时积降低了10.07％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明与dc综合全加器和传统的静态互补一位全加器相比较，晶体管的数量减少较多，延时没有得到优化，但电路功耗极大降低；当工作频率不断提高时，功耗延时积的优化效果也逐渐明显。