一种电流模一位全加器的制作方法

本发明涉及一种一位全加器，尤其是涉及一种电流模一位全加器。

背景技术：

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的cmos晶体管尺寸降低的空间极度缩小。当普通cmos晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。finfet管(鳍式场效晶体管，finfield-effecttransistor)是一种新的互补式金氧半导体(cmos)晶体管为一种新型的3d晶体管，finfet管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。finfet管具有功耗低，面积小的优点，逐渐成为接替普通cmos器件，延续摩尔定律的优良器件之一。

一位全加器是数字运算最基本的单元，反映一位全加器的电路性能的主要指标是电路面积、延时、功耗和功耗延时积四个因素。现有的电流模一位全加器的电路如图1所示。该电流模一位全加器由25个cmos管(p1、p2、p3、p4、p5、p6、n1、n2、n3、n4、n5、n6、n7、n8、n9、n10、n11、n12、n13、n14、n15、n16、n17、n18和n19)和运算放大器f1组成。该电流模一位全加器使用的晶体管数目较多，且串联的cmos管导致电源至地的栈高度过长，为了使电路能正常工作，保证仿真波形不失真，需要相应提高电路的工作电源或者通过vsc电路调节两个控制电压vrfn和vrfp，由此导致电路面积、延时、功耗和功耗延时积均较大。

鉴此，设计一种电路面积、延时、功耗和功耗延时积均较小的电流模一位全加器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的电流模一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种电流模一位全加器，包括第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第八n型finfet管、第九n型finfet管、第十n型finfet管和第十一n型finfet管，所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管分别为低阈值p型finfet管，所述的第二n型finfet管、所述的第三n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管、所述的第七n型finfet管、所述的第八n型finfet管、所述的第十n型finfet管和所述的第十一n型finfet管分别为低阈值n型finfet管，所述的第一n型finfet管、所述的第四n型finfet管和所述的第九n型finfet管分别为高阈值n型finfet管，所述的第一p型finfet管的源极、所述的第二p型finfet管的源极、所述的第三p型finfet管的源极和所述的第四p型finfet管的源极均接入电源，所述的第一p型finfet管的前栅、所述的第一p型finfet管的背栅、所述的第二p型finfet管的前栅、所述的第二p型finfet管的背栅、所述的第三p型finfet管的前栅、所述的第三p型finfet管的背栅、所述的第四p型finfet管的前栅和所述的第四p型finfet管的背栅连接且其连接端为所述的电流模一位全加器的第一控制端，所述的第一p型finfet管的漏极、所述的第一n型finfet管的漏极、所述的第三n型finfet管的前栅、所述的第三n型finfet管的背栅、所述的第四n型finfet管的漏极和所述的第六n型finfet管的漏极连接，所述的第一n型finfet管的源极和所述的第二n型finfet管的漏极连接，所述的第二p型finfet管的漏极和所述的第三n型finfet管的漏极连接且其连接端为所述的电流模一位全加器的输出端，输出和信号，所述的第四n型finfet管的源极和所述的第五n型finfet管的漏极连接，所述的第三p型finfet管的漏极、所述的第六n型finfet管的前栅、所述的第六n型finfet管的背栅、所述的第七n型finfet管的漏极、所述的第九n型finfet管的漏极、所述的第十n型finfet管的前栅和所述的第十n型finfet管的背栅连接，所述的第七n型finfet管的源极和所述的第八n型finfet管的漏极连接，所述的第四p型finfet管的漏极和所述的第十n型finfet管的漏极连接且其连接端为所述的电流模一位全加器的高位进位信号输出端，输出高位进位信号，所述的第二n型finfet管的源极、所述的第三n型finfet管的源极、所述的第五n型finfet管的源极、所述的第六n型finfet管的源极、所述的第八n型finfet管的源极、所述的第九n型finfet管的源极、所述的第十n型finfet管的源极和所述的第十一n型finfet管的漏极连接，所述的第十一n型finfet管的源极接地，所述的第一n型finfet管的前栅、所述的第七n型finfet管的前栅和所述的第九n型finfet管的前栅连接且其连接端为所述的电流模一位全加器的第一加数信号输入端，接入第一加数信号，所述的第一n型finfet管的背栅、所述的第七n型finfet管的背栅和所述的第九n型finfet管的背栅连接且其连接端为所述的电流模一位全加器的第二加数信号输入端，接入第二加数信号，所述的第二n型finfet管的前栅、所述的第二n型finfet管的背栅、所述的第八n型finfet管的前栅和所述的第八n型finfet管的背栅连接且其连接端为所述的电流模一位全加器的低位进位信号输入端，接入低位进位信号，所述的第四n型finfet管的前栅为所述的电流模一位全加器的第一反相加数信号输入端，接入第一加数信号的反相信号，所述的第四n型finfet管的背栅为所述的电流模一位全加器的第二反相加数信号输入端，接入第二加数信号的反相信号，所述的第五n型finfet管的前栅和所述的第五n型finfet管的背栅连接且其连接端为所述的电流模一位全加器的反相低位进位信号输入端，接入低位进位信号的反相信号，所述的第十一n型finfet管的前栅和所述的第十一n型finfet管的背栅连接且其连接端为所述的电流模一位全加器的第二控制端。

所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管的阈值电压均为0.17v，所述的第一n型finfet管、所述的第四n型finfet管和所述的第九n型finfet管的阈值电压均为0.70v，所述的第七n型finfet管的阈值电压为0.47v，所述的第二n型finfet管、所述的第三n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管、所述的第八n型finfet管、所述的第十n型finfet管和所述的第十一n型finfet管的阈值电压均为0.33v。。

所述的第一p型finfet管鳍的个数为1，所述的第二p型finfet管鳍的个数为1，所述的第三p型finfet管鳍的个数为1，所述的第四p型finfet管鳍的个数为1，所述的第一n型finfet管鳍的个数为6，所述的第二n型finfet管鳍的个数为1，所述的第三n型finfet管鳍的个数为1，所述的第四n型finfet管鳍的个数为6，所述的第五n型finfet管鳍的个数为1，所述的第六n型finfet管鳍的个数为1，所述的第七n型finfet管鳍的个数为4，所述的第八n型finfet管鳍的个数为1，所述的第九n型finfet管鳍的个数为6，所述的第十n型finfet管鳍的个数为1，所述的第十一n型finfet管鳍的个数为7。

与现有技术相比，本发明的优点在于通过第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第八n型finfet管、第九n型finfet管、第十n型finfet管和第十一n型finfet管构成电流模一位全加器，第一p型finfet管、第二p型finfet管、第三p型finfet管和第四p型finfet管构成电流模一位全加器的上拉电阻网络，第十一n型finfet管作为独立电流源，而第一n型finfet管、第四n型finfet管和第九n型finfet管实现“与功能”，第七n型finfet管实现“或功能”，第一n型finfet管、第二n型finfet管、第三n型finfet管和第五n型finfet管组成第一个pdn网络(即下拉网络)，第七n型finfet管、第八n型finfet管和第九n型finfet管组成第二个pdn网络，两个pdn网络共用一对p型finfet管(负载电阻)和一个尾电流，由此将finfet管和电流模结构结合起来实现一位全加器，保留了电流模的上拉电阻网络和独立电流源结构，减少了作为负载的p型finfet管和尾电流的数目，减小电路的面积，降低电路的延时，同时有效的避免了下拉网络中finfet管的串联和三层逻辑，减小了电源至地的栈高度，保证电路正常工作，实现不同的复杂门电路逻辑功能，把复杂的逻辑功能电路分解为两个简单的子函数，从而实现简化电路，降低下拉网络的栈高度，达到降低电路最小工作电压，减小电路性能偏差的目的，在保证电流模一位全加器性能的基础上，使其电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为现有的电流模一位全加器的电路图；

图2为本发明的电流模一位全加器的电路图；

图3为标准电压(1v)下，本发明的电流模一位全加器在bsimimg标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种电流模一位全加器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第九n型finfet管n9、第十n型finfet管n10和第十一n型finfet管n11，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分别为低阈值p型finfet管，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11分别为低阈值n型finfet管，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9分别为高阈值n型finfet管，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第四p型finfet管p4的源极均接入电源vdd，第一p型finfet管p1的前栅、第一p型finfet管p1的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅、第四p型finfet管p4的前栅和第四p型finfet管p4的背栅连接且其连接端为电流模一位全加器的第一控制端，接入第一电压控制信号vrfp，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极、第三n型finfet管n3的前栅、第三n型finfet管n3的背栅、第四n型finfet管n4的漏极和第六n型finfet管n6的漏极连接，第一n型finfet管n1的源极和第二n型finfet管n2的漏极连接，第二p型finfet管p2的漏极和第三n型finfet管n3的漏极连接且其连接端为电流模一位全加器的输出端，输出和信号s，第四n型finfet管n4的源极和第五n型finfet管n5的漏极连接，第三p型finfet管p3的漏极、第六n型finfet管n6的前栅、第六n型finfet管n6的背栅、第七n型finfet管n7的漏极、第九n型finfet管n9的漏极、第十n型finfet管n10的前栅和第十n型finfet管n10的背栅连接，第七n型finfet管n7的源极和第八n型finfet管n8的漏极连接，第四p型finfet管p4的漏极和第十n型finfet管n10的漏极连接且其连接端为电流模一位全加器的高位进位信号输出端，输出高位进位信号co，第二n型finfet管n2的源极、第三n型finfet管n3的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极、第八n型finfet管n8的源极、第九n型finfet管n9的源极、第十n型finfet管n10的源极和第十一n型finfet管n11的漏极连接，第十一n型finfet管n11的源极接地，第一n型finfet管n1的前栅、第七n型finfet管n7的前栅和第九n型finfet管n9的前栅连接且其连接端为电流模一位全加器的第一加数信号输入端，接入第一加数信号a，第一n型finfet管n1的背栅、第七n型finfet管n7的背栅和第九n型finfet管n9的背栅连接且其连接端为电流模一位全加器的第二加数信号输入端，接入第二加数信号b，第二n型finfet管n2的前栅、第二n型finfet管n2的背栅、第八n型finfet管n8的前栅和第八n型finfet管n8的背栅连接且其连接端为电流模一位全加器的低位进位信号输入端，接入低位进位信号ci，第四n型finfet管n4的前栅为电流模一位全加器的第一反相加数信号输入端，接入第一加数信号的反相信号ab，第四n型finfet管n4的背栅为电流模一位全加器的第二反相加数信号输入端，接入第二加数信号的反相信号bb，第五n型finfet管n5的前栅和第五n型finfet管n5的背栅连接且其连接端为电流模一位全加器的反相低位进位信号输入端，接入低位进位信号的反相信号cib，第十一n型finfet管n11的前栅和第十一n型finfet管n11的背栅连接且其连接端为电流模一位全加器的第二控制端，接入第二电压控制信号vrfn。

本实施例中，第一电压控制信号vrfp由偏置电路产生，通常为0.3v～0.8v，第二电压控制信号vrfn通常由常规的电流镜的偏置实现，第二电压控制信号vrfn为0.6v～1v。

实施例二：如图2所示，一种电流模一位全加器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第九n型finfet管n9、第十n型finfet管n10和第十一n型finfet管n11，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分别为低阈值p型finfet管，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11分别为低阈值n型finfet管，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9分别为高阈值n型finfet管，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第四p型finfet管p4的源极均接入电源vdd，第一p型finfet管p1的前栅、第一p型finfet管p1的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅、第四p型finfet管p4的前栅和第四p型finfet管p4的背栅连接且其连接端为电流模一位全加器的第一控制端，接入第一电压控制信号vrfp，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极、第三n型finfet管n3的前栅、第三n型finfet管n3的背栅、第四n型finfet管n4的漏极和第六n型finfet管n6的漏极连接，第一n型finfet管n1的源极和第二n型finfet管n2的漏极连接，第二p型finfet管p2的漏极和第三n型finfet管n3的漏极连接且其连接端为电流模一位全加器的输出端，输出和信号s，第四n型finfet管n4的源极和第五n型finfet管n5的漏极连接，第三p型finfet管p3的漏极、第六n型finfet管n6的前栅、第六n型finfet管n6的背栅、第七n型finfet管n7的漏极、第九n型finfet管n9的漏极、第十n型finfet管n10的前栅和第十n型finfet管n10的背栅连接，第七n型finfet管n7的源极和第八n型finfet管n8的漏极连接，第四p型finfet管p4的漏极和第十n型finfet管n10的漏极连接且其连接端为电流模一位全加器的高位进位信号输出端，输出高位进位信号co，第二n型finfet管n2的源极、第三n型finfet管n3的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极、第八n型finfet管n8的源极、第九n型finfet管n9的源极、第十n型finfet管n10的源极和第十一n型finfet管n11的漏极连接，第十一n型finfet管n11的源极接地，第一n型finfet管n1的前栅、第七n型finfet管n7的前栅和第九n型finfet管n9的前栅连接且其连接端为电流模一位全加器的第一加数信号输入端，接入第一加数信号a，第一n型finfet管n1的背栅、第七n型finfet管n7的背栅和第九n型finfet管n9的背栅连接且其连接端为电流模一位全加器的第二加数信号输入端，接入第二加数信号b，第二n型finfet管n2的前栅、第二n型finfet管n2的背栅、第八n型finfet管n8的前栅和第八n型finfet管n8的背栅连接且其连接端为电流模一位全加器的低位进位信号输入端，接入低位进位信号ci，第四n型finfet管n4的前栅为电流模一位全加器的第一反相加数信号输入端，接入第一加数信号的反相信号ab，第四n型finfet管n4的背栅为电流模一位全加器的第二反相加数信号输入端，接入第二加数信号的反相信号bb，第五n型finfet管n5的前栅和第五n型finfet管n5的背栅连接且其连接端为电流模一位全加器的反相低位进位信号输入端，接入低位进位信号的反相信号cib，第十一n型finfet管n11的前栅和第十一n型finfet管n11的背栅连接且其连接端为电流模一位全加器的第二控制端，接入第二电压控制信号vrfn。

本实施例中，第一电压控制信号vrfp由偏置电路产生，通常为0.3v～0.8v，第二电压控制信号vrfn通常由常规的电流镜的偏置实现，第二电压控制信号vrfn为0.6v～1v。

本实施例中，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4的阈值电压均为0.17v，第一n型finfet管n1、第四n型finfet管n4和第九n型finfet管n9的阈值电压均为0.70v，第七n型finfet管n7的阈值电压为0.47v，第二n型finfet管n2、第三n型finfet管n3、第五n型finfet管n5、第六n型finfet管n6、第八n型finfet管n8、第十n型finfet管n10和第十一n型finfet管n11的阈值电压均为0.33v。。

本实施例中，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第一n型finfet管n1鳍的个数为6，第二n型finfet管n2鳍的个数为1，第三n型finfet管n3鳍的个数为1，第四n型finfet管n4鳍的个数为6，第五n型finfet管n5鳍的个数为1，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为4，第八n型finfet管n8鳍的个数为1，第九n型finfet管n9鳍的个数为6，第十n型finfet管n10鳍的个数为1，第十一n型finfet管n11鳍的个数为7。

为了验证本发明的电流模一位全加器的优益性，在bsimimg标准工艺下，使用电路仿真工具hspice在电路的输入频率为100mhz、200mhz、500mhz、1ghz的条件下，将本发明的电流模一位全加器和图1所示的bsimimg工艺库中的现有的电流模一位全加器这两种一位全加器的电路进行仿真比较分析，bsimimg工艺库对应的电源电压为1v。标准电压(1v)下，本发明的电流模一位全加器基于bsimimg标准工艺的仿真波形图如图3所示。

在bsimimg标准工艺，输入频率为100mhz条件下对本发明的电流模一位全加器和图1所示的现有的电流模一位全加器进行仿真比较，其性能比较表如表1所示。

表1

从表1中可以得出：本发明的电流模一位全加器与图1所示的现有的电流模一位全加器相比，晶体管数目减少了10个，进位输出延时减小了9.71％，和输出延时减小了23.17％，功耗减小了1.96％，功耗延时积减小了25.58％。

在bsimimg标准工艺，输入频率为200mhz条件下对本发明的电流模一位全加器和图1所示的现有的电流模一位全加器进行仿真比较，其性能比较表如表2所示。

表2

从表2中可以得出：本发明的电流模一位全加器与图1所示的现有的电流模一位全加器相比，晶体管数目减少了10个，进位输出延时减小了9.71％，和输出延时减小了23.17％，功耗减小了0.62％，功耗延时积减小了23.93％。

在bsimimg标准工艺，输入频率为500mhz条件下对本发明的电流模一位全加器和图1所示的现有的电流模一位全加器进行仿真比较，其性能比较表如表3所示。

表3

从表3中可以得出：本发明的电流模一位全加器与图1所示的现有的电流模一位全加器相比，晶体管数目减少了10个，进位输出延时减小了9.71％，和输出延时减小了23.17％，功耗减小了0.55％，功耗延时积减小了23.85％。

在bsimimg标准工艺，输入频率为1ghz条件下对本发明的电流模一位全加器和图1所示的现有的电流模一位全加器进行仿真比较，其性能比较表如表4所示。

表4

从表4中可以得出：本发明的电流模一位全加器与图1所示的现有的电流模一位全加器相比，晶体管数目减少了10个，进位输出延时减小了9.71％，和输出延时减小了23.17％，功耗增大了0.87％，功耗延时积减小了22.09％。