一种SVG与TSC混合无功补偿用电平控制装置及其控制方法与流程

文档序号:11205414阅读:1007来源:国知局
一种SVG与TSC混合无功补偿用电平控制装置及其控制方法与流程

本发明属于电平控制的技术领域,具体涉及一种svg与tsc混合无功补偿用电平控制装置及其控制方法。



背景技术:

随着配电系统中的变化频繁、冲击性感性负荷的大量应用,尤其是点焊机、轧钢机、冲压机等无功功率变化速度快、持续时间短、变化幅度大的负荷,引起配电系统电压跌落、闪变,功率因数降低,易导致精密生产设备、实验仪器等敏感性负荷误动作,甚至无法正常生产工作,因此要求无功补偿装置能够快速、无级、连续的进行补偿。基于成本的考虑,现在通常使用静止无功发生器(svg)与多组晶闸管投切电容(tsc)组合的方式进行补偿,tsc装置分级补偿系统稳态无功需求,小容量的svg装置来补偿tsc分级补偿欠补的暂态无功需求。为了能够快速、无级、连续的进行补偿,svg与tsc之间需要快速高效的协调控制。

为解决上述问题,现有的处理方式主要有:

svg与tsc之间使用rs485通信,但这种通信方式速度较慢。

svg与tsc之间使用电平控制方式,这需要较多的电平控制端口,因此需要i/o端口较多的mcu或者使用fpga扩展i/o端口,使得控制装置复杂,而且成本较高。



技术实现要素:

本发明所要解决的技术问题是针对上述现有技术的不足,提供一种占用mcu较少的i/o端口实现较多的电平控制,并且具有集成度高、驱动能力强、适用性强、性价比高、可扩展的svg与tsc混合无功补偿用电平控制装置及其控制方法。

一种svg与tsc混合无功补偿用电平控制装置,svg的控制器mcu的i/o端口与锁存器阵列连接,锁存器阵列与达林顿型光耦阵列连接,达林顿型光耦阵列输出倍数于mcu的i/o端口的tsc投切电平信号并与tsc连接。

为优化上述技术方案,采取的具体措施还包括:

上述的mcu与锁存器阵列之间设置驱动缓冲电路,mcu与驱动缓冲电路连接,驱动缓冲电路与锁存器阵列连接。

上述的svg的控制器mcu包括i/o端口电源输入端vcc、i/o端口接地端gnd、输出tsc投切电平控制信号i/o端口s0~s7和锁存使能信号i/o端口s8~s15,其中,i/o端口电源输入端vcc接电源vcc1,i/o端口接地端gnd接地gnd1,输出tsc投切电平控制信号i/o端口s0~s7分别至驱动缓冲电路的第一驱动/缓冲器u2的输入端1a1~1a4、2a1~2a4,锁存使能信号i/o端口s8~s15分别至驱动缓冲电路的第二驱动/缓冲器u3的输入端1a1~1a4、2a1~2a4。

上述的驱动缓冲电路用于增强mcu的i/o端口的驱动能力,驱动缓冲电路包括第一驱动/缓冲器u2、第二驱动/缓冲器u3以及下拉电阻r129~r144,第一驱动/缓冲器u2为8位同相驱动/缓冲器,第二驱动/缓冲器u3为8位反同相驱动/缓冲器,第一驱动/缓冲器u2、第二驱动/缓冲器u3的电源输入端vcc均接电源vcc1,输出使能端、及接地端gnd均接地gnd1,下拉电阻r129~r136分别并联于第一驱动/缓冲器u2的输入端1a1~1a4、2a1~2a4与gnd1之间,下拉电阻r137~r144分别并联于第二驱动/缓冲器u3的输入端1a1~1a4、2a1~2a4与gnd1之间。

上述的锁存器阵列用于复用svg控制器mcu的i/o端口,包含8个八路3态输出的非反转透明锁存器u4~u11,锁存器u4~u11的电源输入端vcc均接电源vcc1,输出使能端及接地端gnd均接地gnd1,信号输入端d0~d7分别并联且分别连接于驱动缓冲电路的u2的输出端1y1~1y4、2y1~2y4,锁存使能端分别连接于驱动缓冲电路的u3的输出端1y1~1y4、2y1~2y4。

上述的达林顿型光耦阵列包含限流电阻r1~r128以及达林顿型光耦u12~u76,限流电阻r1~r64一端分别连接于锁存器u4~u11的输出端q0~q7,另一端分别连接于达林顿型光耦u12~u76的阳极输入端,达林顿型光耦u12~u76的阴极输入端均接地gnd1,集电极均接电源vcc2,发射极分别连接于限流电阻r65~r128的一端,限流电阻r65~r128的另一端与tsc连接并输出最终的tsc投切电平信号。

一种svg与tsc混合无功补偿用电平控制方法,包含如下步骤:

步骤1:静止无功发生器svg控制器mcu置低信号s0~s7,并置低信号s8~s15,紧接着再置高信号s8~s15,使能所有锁存器的锁存使能输入,使得所有锁存器的输出为低电平信号,进而所有达林顿型光耦处于关断状态,从而将所有tsc初始为切除状态;

步骤2:mcu发出第一组8位投切信号s0~s7,并置低信号s8,失效第一个锁存器u4的锁存使能输入,紧接着再置高信号s8,使能第一个锁存器u4的锁存使能输入,进而将投切信号s0~s7锁存于第一个锁存器u4的输出端,使得对应的8个达林顿型光耦根据信号s0~s7导通或者关断,给出电平控制信号,从而精准控制对应的每个tsc的投切状态。

本发明与现有技术相比,在没有增加mcu的i/o端口的基础上,通过锁存器阵列与达林顿型光耦阵列的配合,通过成倍地增加了电平控制端口。但是mcu本身没有足够的驱动能力驱动锁存器阵列,因此,本发明增加了驱动缓冲电路用于增强mcu的i/o端口的驱动能力,使锁存器阵列能正常运作。本发明具有一下优点和效果:使用较少的器件,占用mcu较少的i/o端口实现较多的电平控制,并且具有集成度高、驱动能力强、适用性强、性价比高、可扩展的特点。

附图说明

图1是本发明的电路示意图。

具体实施方式

以下结合附图对本发明的实施例作进一步详细描述。

本发明的一种svg与tsc混合无功补偿用电平控制装置,可置于svg内部,如图1所示,包含svg控制器mcu、驱动缓冲电路、锁存器阵列,达林顿型光耦阵列。svg控制器mcu与驱动缓冲电路连接,驱动缓冲电路与锁存器阵列连接,锁存器阵列与达林顿型光耦阵列连接。

svg控制器mcu的i/o端口电源输入端vcc接电源vcc1,i/o端口接地端gnd接地gnd1,输出tsc投切电平控制信号(记为s0~s7)i/o端口分别至驱动缓冲电路的u2的输入端1a1~1a4、2a1~2a4,锁存使能信号(记为s8~s15)i/o端口分别至驱动缓冲电路的u3的输入端1a1~1a4、2a1~2a4。

驱动缓冲电路增强mcu的i/o端口的驱动能力,包含具有三态输出的8位同相驱动/缓冲器u2、具有三态输出的8位反相驱动/缓冲器u3、下拉电阻r129~r144。驱动/缓冲器u2、u3的电源输入端vcc均接电源vcc1,输出使能端、及接地端gnd均接地gnd1。下拉电阻r129~r136分别并联于u2的输入端1a1~1a4、2a1~2a4与gnd1之间。下拉电阻r137~r144分别并联于u3的输入端1a1~1a4、2a1~2a4与gnd1之间。

锁存器阵列用于复用svg控制器mcu的i/o端口,包含8个八路3态输出的非反转透明锁存器u4~u11。锁存器u4~u11的电源输入端vcc均接电源vcc1,输出使能端及接地端gnd均接地gnd1,信号输入端d0~d7分别并联且分别连接于驱动缓冲电路的u2的输出端1y1~1y4、2y1~2y4,锁存使能端分别连接于驱动缓冲电路的u3的输出端1y1~1y4、2y1~2y4。

达林顿型光耦阵列较普通光耦可以输出较大的驱动电流,使装置具有较强的驱动能力,并用于隔离svg控制器电源,使得输出信号的电平幅值可以根据tsc的实际需要而供电,使svg可以适用于不同电平信号的tsc,包含限流电阻r1~r128、达林顿型光耦u12~u76。限流电阻r1~r64一端分别连接于锁存器u4~u11的输出端q0~q7,另一端分别连接于达林顿型光耦u12~u76的阳极输入端。达林顿型光耦u12~u76的阴极输入端均接地gnd1,集电极均接电源vcc2,发射极分别连接于限流电阻r65~r128的一端,限流电阻r65~r128的另一端输出最终的tsc投切电平信号。

基于上述装置,控制方法包含如下步骤:

步骤1:静止无功发生器svg控制器mcu置低信号s0~s7,并置低信号s8~s15,紧接着再置高信号s8~s15,使能所有锁存器的锁存使能输入,使得所有锁存器的输出为低电平信号,进而所有达林顿型光耦处于关断状态,从而将所有tsc初始为切除状态;

步骤2:mcu发出第一组8位投切信号s0~s7,并置低信号s8,失效第一个锁存器u4的锁存使能输入,紧接着再置高信号s8,使能第一个锁存器u4的锁存使能输入,进而将投切信号s0~s7锁存于第一个锁存器u4的输出端,使得对应的8个达林顿型光耦根据信号s0~s7导通或者关断,给出电平控制信号,从而精准控制对应的每个tsc的投切状态。

对于其它锁存器同样使用上述步骤2,能够精准控制对应的每个tsc的投切状态。

电平控制装置可以占用mcu的16个引脚,输出64个电平控制信号,成倍提高了电平控制信号输出能力,但按照本发明方案不局限于此。

以上仅是本发明的优选实施方式,本发明的保护范围并不仅局限于上述实施例,凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理前提下的若干改进和润饰,应视为本发明的保护范围。

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